随着通信、计算机等电子技术的快速发展,对高速PCB设计分析带来了越来越高的要求,包括信号完整性(SI)分析(如延迟、反射、串扰、时序等)、EMC/EMI分析(如传导(CE)与辐射(RE)骚扰分析、抗扰分析、散热分析等)、电源完整性(PI)分析与仿真等。分析域也从单纯的时域走向了时域与频域的结合。单板的PCB设计密度迅速加大,所涉及的学科也从以往的单纯性学科演变为包括通信、计算机、机械、电工、热学和材料等的综合性学科。
PCB仿真与验证技术及工具,由最初的高速设计向高频设计方向快速发展,其建摸模型已经由百兆赫兹速率的SPICE/IBIS向千兆赫兹速率的S参数(网络化离散参数模型)过渡,形成了综合性的建摸技术。设计工程师对工具的理解与操作变得极其复杂,对所掌握知识面与理论知识深度也提出了很高要求。
由于上述原因,在目前PCB设计需求方面,出现了越来越细致的专业化分工并已形成全球范围内的外包趋势,通过外包合作,委托公司可以得到如下资源优势:
1. 不需要投入巨额资金及时间建设PCB设计平台；
2. 可以将精力集中到自己的核心竞争力上,即产品软硬件及产品功能方面；
3. 可以争取更快速的产品上市时间,缩短开发周期；
4. 可以应用到业界最先进的PCB设计和仿真分析技术；
5. 设计公司会更及时响应客户的需求,以更高的责任心来保证客户的产品质量。
高速PCB设计的流程
图1描述了PCB设计的流程,以进程科技公司的《高速PCB设计流程》为参考。
图1: PCB设计流程
关键性流程节点介绍:
预审 评估设计难点,分析与分配设计资源需求,生成概念性PCB设计轮廓,PCB器件封装检查与补充等。
布局评审 由结构约束条件、信号特性、电性能约束条件以及仿真数据等反馈布局建议,最终确认布局。
布线审查 由综合性结构、物理与电性能的设计要求与单板设计特性,反馈布线建议,最终确认布线。
设计验证 通过综合团队技能与工具的运用进行全局性的设计评估与验证,为合格设计提供必要的保证。
投板审查 规则化检查设计输出的数量与质量,并作菲林文件确认。
高速PCB设计验证
设计验证的先决条件是充分的设计数据和模型数据、严格地分析与判断及充分的团队技能(以保证对知识的理解和对工具的运用)。
本阶段是设计保证的核心,代表着设计层次水平与质量保证,也是进程科技公司目前努力建设的环节。图2对这个过程作了框图描述。
图2:PCB设计验证流程框图
从上述流程及目前的工具状况可知,设计验证涉及了几个平台的运作,包括设计平台与仿真平台,而仿真平台又涉及了不同厂家工具的交叉运用。
电性能验证的三大流程节点特征如下:
信号完整性分析 该分析为时域分析,其特点为很成熟而且仿真工具丰富、功能强；实际测试方法为阻抗测试、波形测试和眼图。
电源完整性分析 该分析为频域分析,目前处于完善中,特点是仿真工具少,需要三维场分析；实际测试方法为网络分析法。
电磁兼容性分析 该分析为频域分析,目前处于完善中,特点是仿真工具少,需要三维场分析；实际测试方法为微波暗室、综合设备等。
1. 信号完整性仿真的一个实例说明
PCB设计与仿真背景介绍:10Gb网络交换基板(Basecard)。一些参考设计数据列举如下:
a. 基板特点。双ixp2800网络处理器设计,可支持多口百兆电口与多口1Gb以太网业务及OC-192 10Gb业务数据端口等光口,64位/66MHz CPCI(Compact PCI)底板接口。
b. 网络处理器(NPU)。Intel ixp2800主芯片,16个集成微引擎(实现超高速数据层并行处理能力),工作速率为1.4 GHz；一个XScale内核(核心管理器),工作速率为700MHz。
c. 集成高速内存控制器。工业标准RDRAM,工作速率为800/1,066MHz,峰值速率为2.1GBps,QDRII SRAM,工作速率为233MHz,每通道峰值速率为1.9GBps。
d. 集成媒介交换接口。2个单向16位的LVDS差分信号,工作速率为500MHz,SPI-4或CSIX协议。
2. PCI总线的仿真与验证
图3描述了整板PCI设备之间的互连关系。如图3所示,设备互连关系较复杂,如何保证正确的时序是设计成功与否的关键。
图3:PCI设备互连关系图
图4给出了经提取的N_PCI_AD23(有IDSEL信号功能)的拓扑结构图(Topology),表示主域(host domain)端的电路连接关系。
图4:N_PCI_AD23信号拓扑结构图
经过对仿真与验证阶段的仿真参数的调整、仿真的实施(仿真模型在布局阶段已作建立),得到如下建立与保持时间(setup/hold)数据,见表1。
表1:PCI地址/数据复用总线的setup/hold时序表
由于为64位总线,本表仅列举了部分总线信号数据,同时列举了相关PCI规范(ver2.3)要求,以作对比并形成判断的基准。本处省略公共时钟(common-clock)总线时序的理论推导与数据分析,只作设计结果的数据分析与验证。表1中的3ns/0ns的setup/hold数据来源于PCI局部总线规范REV2.3。
对设计提取的表示点对点的连接关系的N_PCI_REQ(总线请求与授权信号)时序表数据简要摘录如下:规范要求的setup/hold为5ns/0ns,实际范围在5.824-7.292ns/3.443-5.426ns之间,由此数据可知,setup/hold较其它总线时序宽松很多。
经过对所有PCI总线相关信号的仿真数据的分析,包括主域与应用域(utility domain)端,可以得出结论,本环节设计合格,可以进行其它环节的仿真与验证。
参考文献
2800 NPU DATASHEET,Intel Corporation.
N ,GARRETT ,JAMES -SPEED DIGITAL SYSTEM DESIGN.
作者:李敏
高级系统硬件工程师
深圳市进程科技开发有限公司
京公网安备 11011202001138号
