针对0.13 μm以下工艺芯片设计崭新建模方法

深亚微米设计的速度和复杂性越来越高,一些现有建模技术无法解决的新问题也出现了。本文将探讨0.13微米及更小工艺设计中出现的一些问题,并提出几个新的概念对这些问题进行建模,以便为设计者提供更多的工具来确保设计的一次性成功和快速面市。

随着芯片尺寸的不断缩小,建模问题现已成为摆在模拟和RF设计者面前的严重问题,它需要采用新的芯片建模技术来预测电路行为。本文的表格列出了深亚微米MOSFET建模问题及其对电路运行的影响,重点讨论三个问题:MOSFET门阻抗建模、片上电感建模,以及工艺变化对互连寄生的影响建模。

门阻抗

对于低频,MOSFET的门阻抗在预测电路性能方面起不了太大作用,因此常被忽略。但对于高频,门阻抗以及门电容决定了MOSFET的输入阻抗,并导致了热噪声。MOSFET的输入阻抗只是一个假想的器件,频率对其影响很大。因此,精确的门阻抗建模是RF电路仿真的关键。门阻抗对器件Y参数(或S参数)的计算,乃至对设计的阻抗匹配都有极大的影响。另外,门电极和沟道的非准静态效应和分布式RC效应也需要建模。由于分布式传输线的影响,门阻抗在高频时的正确建模相当困难。

总等效阻抗是端到端阻抗的1/3,如方程1所示:

其中,Weff是等效沟道宽度,Leff是等效沟道长度,而Rg²是门薄膜阻抗(单位: 欧姆)。当电极仅与一端接触时,n等于1/3；当电极与两端都接触时,n等于1/12。阻抗降低1/4,而不是1/2,因为当门电极与两端都接触时,门电流为零的位置为x = Weff/2,而非Weff。宽度的减少已将阻抗降低了一半,由于两个触点并行连接,总阻抗又减少了一半。

然而,在对MOSFET的高频行为进行建模时,不但要考虑门的分布式RC效应,而且要考虑非准静态效应,或沟道的分布式RC效应。通过为门阻抗增加一个额外的元件来表示沟道的分布式RC效应,即可对这种效应进行建模。

因为伯克利仿真器(BSIM)第三版没有将门阻抗置入模型,因此需添加一个外部电阻来计算门阻抗。BSIM第四版提供了几个门阻抗模型,可让用户更灵活地对门阻抗进行建模。当RGATEMOD = 1时,一个门电极阻抗就附加到内部晶体管的端接点上:

其中,RSHG是多晶硅门的薄膜电阻值(单位: 欧姆)。NGCON是每个门指针的门触点数,如果门指针与一端相连,门触点数是一个；如果门指针与两端都相连,那么门触点数是二个。XGW是门触点到沟道边沿的距离,XGL是MOSFET实例陈述所规定的L与物理门长之间的差。这些具体的几何参数如图1所示,包括NGCON = 1和2两种情况。当NGCON = 1、XGW = XGL = 0且NF = 1时,方程2变换为:

它与n = 1/3时的方程1是一样的。

当NGCON = 2、XGW = XGL = 0且NF = 1时,方程3变换为:

它与n = 1/12时的方程1是一样的。

当RGATEMOD = 2时,沟道分布式RC效应也需考虑。除了门电极阻抗外,还要为门端接点增加一个特殊的Rii。Rii并不是一个实际的电阻,因此它不会影响噪声电流。Rii值如方程5所示:

其中V_ds,eff是等效漏-源电压,C_ox是从DC模型计算出的有效门介电常数。除叠加电容电流不通过内部输入阻抗外,RGATEMOD = 3的情况与RGATEMOD = 2基本上一样。

利用下面的一阶估算式(源寄生阻抗忽略不计)方程6、7和8:

可通过Y参数(一般是从所测量的S参数转换而来)提取得到门阻抗结果。其中,C_gg为总门电容。图2所示为提取结果。

片上螺旋电感

片上螺旋电感是RF设计一个关键组成部分。常见的是一种由高质量金属做成的螺旋片(有时几片层叠在一起以减少阻抗),螺旋中心由一个十字连接在一起。

电感建模的第一步就是器件测量。一般要进行双端口S参数的测量,除VNA校准外,还需要去除处理(de-embedding process)。这是因为所测量的数据包含由测试结构本身造成的寄生参数。在数据用于建模之前,焊盘和金属线的寄生参数都必须去除。

在常用的开路和短路测试结构中,从开路测试结构收集的数据会受到并行寄生参数的影响,而从短路测试结构收集的数据既受并行,也受串行寄生参数的影响。因此,可按先后顺序用开路和短路测试结构来分别计算并行和串行寄生参数的影响。然后,根据这些影响的大小,从被测器件结构中获得的数据上的所有寄生参数就可全部去除。

方程1所示为一种提议方法。经过去除处理后的数据可用于RF CMOS提取流程的余下部分。

应注意的是,S参数测量是一种小信号测量。因此,可用传统的小信号等效电路进行分析。但是,S参数必须首先通过一个固定的方程组运算转换为另一种形式才能使用。最常用的转换形式是Y参数,即导纳。

片上电感最重要的参数是品质因子Q、自谐振频率和面积,所有这些参数都依赖于IC工艺的布局和特性。电感的自谐振频率可通过测量Y₁₂获得,它被定义为当Y₁₂的虚部为零时的频率。品质因子Q描述了片上电感在三种情况下所导致的损耗,这三种情况分别是金属线阻抗、与基底的容性耦合和磁耦合。在CMOS工艺中,后两个因素在高频限定了Q值,典型Q值为10。在分析Q因子前,先看一下AC等效模型。电感的AC等效电路有很多,图3所示为其中的一个。

本节将探讨如何获取这些参数值,并详细给出用于RF建模的Q因子计算方法。AC等效电路可用一个饼图结构来描述。饼图中的G1、G2和G3节点(即端口1和端口2等效电路,G3横跨两个端口)是各构成模块的导纳。利用方程6,很容计算出G1、G2和G3的值。

算出G1、G2和G3的值后,所有参数值都可从不同频率的G值计算出来。例如,在低频,包括Cox、Rsi和Csi分支电路可视为Cox和Rsi组合。而在高频,该分支电路可视为Cox和Rsi串联组合(见方程8)。因此,我们可得到方程9。

以前,电感的Q因子是通过方程10计算的。

为更好地理解该方程的意义,我们先看一下一个螺旋电感的AC等效电路。由Y₁₂的定义可知,方程11忽略了基底效应,只考虑金属层。从Y参数的定义可得出方程11:

在Rs远小于omega*L的情况下,我们可得到方程12:

因此Y₁₂的虚部与峰值磁能减去峰值电能有关,而Y₁₂的实部与一个振荡周期内的能量损耗有关(忽略基底损耗的影响)。此外,当频率超过自谐振频率时,Q因子将变为0或负值。Q因子更实际的定义应该是与电感的特殊应用有关(即当电感用于LC储能电路时)。这时,Q因子可从方程13得到:

在方程13中,dw是LC储能电路的开环转换函数的相位,w₀是LC储能电路的谐振弧度频率。给电感附加一个不同的C值将会影响Q值的频率特性。该分析基于测量,其结果仅对分立器件有效。如果设计者想要具有伸缩性的模型(也就是说Q因子和自谐振频率可从任一几何形状计算出来),那么3-D EM场解析器是必需的。Celestry设计技术公司一直在从事新型3-D EM解析器的研究。该方案采用一种先进的算法(将边和角的单一性合并,并利用一种高斯求积方法来模拟电感的表面),因此极大地提高了仿真速度。

互连建模

对0.13微米或以下工艺来说,特征参数提取和控制互连几何形状的工艺变化正变得越来越重要。器件物理特性、裸片位置依赖性、光学接近效应,以及蚀刻和沉积中的微加载(mircoloading)都可能导致工艺参数间的差异和非单一关系。

工艺变化也有多种形式。虽然批和批,以及晶圆与晶圆之间的变化更具随机性,但晶圆内部及裸片内部的变化更多地与空间和位置有关。一般都认为裸片内部的变化跟批和批、晶圆与晶圆之间,以及晶圆内部的变化相比是微不足道的,但实际上它可能比其它类型的变化大得多,特别是晶圆内部的变化。我们将重点讨论如何更好地处理裸片内部的变化。

在所有的晶圆内部变化中,电介质厚度和金属宽度是决定电路性能的两个重要变量。研究表明,电介质厚度的变化主要是取决于化学-机械摩擦抛光的方式,而金属宽度的变化主要是由光刻偏差、加载效应和接近效应引起的。

工艺变化的随机部分只改变VLSI电路中电气参数的分布,而系统部分还可能改变这些电气参数的额定值。因此,必须将系统的、可重复或确定性的变化因素与整体工艺变化隔离开来。工艺变化的RC参数提取从来都不是最终目标。电容变化和电阻变化是没有意义的,除非它们被转换成延迟变化和时序变化。

为了正确地处理工艺变化,系统和随机变化都必须予以考虑。对于系统部分,变化需要实验性地建模和校准,以便在设计阶段进行补偿或在分析阶段进行捕捉。在时序分析中考虑工艺变化的系统原因可以减少不确定性,从而获得更接近预期的电路性能。一般地说,互连技术参数是由寄生提取器确定的,一个固定的值可用于层间电介质或每层的金属厚度。因此,要想处理那些一般认为是由工艺(如电介质和金属厚度)确定的参数变化,必须修改CAD工具。为了在执行RC参数提取之前描绘出真实的结构,在这些工具内部实现可变模型也是必需的。

我们所采取的工艺变化方法如图4所示。首先准备系统可变模型,如由D. Boning和J. Chung提出的空间模型。然后,计算RC对工艺参数的灵敏度。读取电路版图后,就根据RC额定值及对工艺参数的灵敏度,在真实结构上进行RC参数提取。通过这种方法,就可得到将系统工艺变化考虑在内的RC网表。

Xisheng Zhang

器件建模部开发工程师

Celestry设计技术公司

Mark C. Williams

业务开发总监

Celestry设计技术公司