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Cadence Design System公司日前发布了一种新型形式分析工具,能生成、分析并验证设计师用于运行综合、时序分析和布局布线工具的设计约束(design constraints)的质量。
传统上,用户手动创建设计约束,采用事实上的Synopsys Design Constraint (SDC)标准格式,将它们输入到他们的工具内,运行工具,然后生成违反设计约束的清单。但Cadence高级产品市场经理Ramesh Dewange表示,IC设计日益复杂,需要用户不仅校验HDL和版图的错误,还要验证约束。
“Conformal Constraint Designer是在给定设计问题下确保有效时序约束的产品。它有助于快速时序收敛,并能帮助用户查找出细小的设计约束错误。”Dewange表示。Dewange表示该工具设计用于配合Cadence或第三方的综合、静态时序和布局布线工具使用。
该工具从静态定时器及版图工具读入RTL和门级网表、SDC及可选的关键路径网表。Conformal Constraint Designer年订阅费为8万美元。
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