用户代表称:不允许出现互不兼容的Verilog标准

尽管IEEE和Accellera标准组织在下一代Verilog上要分道扬镳,IEEE 1364工作组及Accellera的SystemVerilog委员会成员表示,他们不会允许出现互不兼容的标准。

IEEE 1364工作组,也称为Verilog Standards Group (VSG)于9月4日宣布针对其即将出台的1364-2005 (Verilog 2005)标准而进行技术捐献的开放期业已截止。该组织收到来自Cadence、Verisity、Fintronic及Jeda Technologies的9项技术赠与,而即将出台SystemVerilog 3.1的Accellera没有捐献任何技术。

VSG主席Mike McNamara因此表示,SystemVerilog 3.1直到2009~2010年才有可能纳入IEEE标准中。但顾问Stu Sutherland及Cliff Cummings表示,为统一标准而设的大门依然敞开着。

Sutherland说,8月份的技术捐献期限设截止期是为了推动IEEE标准制定步伐,但并不是绝对的。他指出,如果经审核对于Verilog用户至关重要,VSG仍然能够考虑期限过后捐献的技术。

“我认为1364委员会的大多数人士,实际上我敢说是全部人,都承认SystemVerilog对大多数Verilog用户非常重要。我相信SystemVerilog将成为IEEE 1364 Verilog标准的一部分。”

Sutherland说,“不会有两个Verilog标准。就我个人的意见来说,SystemVerilog是下一个Verilog标准的预先发布版,具有许多设计与验证工程师需要的扩展。”

Cummings表示,“我不相信我们最终会有两个互不兼容的Verilog。我估计IEEE Verilog委员会一半的成员还在Accellera SystemVerilog委员会任职,我们没有人愿意分化出两种语言。”

SystemVerilog的支持者声称,该语言的实现已准备就绪,而IEEE 1364-2005 Verilog要到2年后才能准备好。Cummings表示,一旦工具支持,芯片设计师将开始采用SystemVerilog扩展。随后,IEEE特性将面世,用户也可以采用。