据Synopsys公司CEO Aart de Geus在9月8日举行的波士顿Synopsys用户联盟研讨会上称,Synopsys最早将于2003年10月开始在其VCS仿真器内支持SystemVerilog 3.1命题,而不会等待至早前宣布的明年。
Synopsys作为SystemVerilog的强力支持者及贡献者,已经在Design Compiler及VCS的测试站点上支持SystemVerilog 3.0。10月份的行动也将用于测试站点,大约在6到12个月后有可能进行生产交付,该公司验证部产品营销总监Swami Venkat表示。对SystemVerilog 3.1其它方面的支持将在2004年上半年进行。
Venkat指出,VCS业已支持OpenVera Assertions(OVA),SystemVerilog 3.1以之为基础。然而,Accellera标准组织在提交进SystemVerilog 3.1的版本中更改了OVA的一些部分。此外,他说OVA支持只面向pragmas,但是SystemVerilog命题支持将允许线内声明。
Venkat表示,用户将能够在描述设计或测试时写入命题,不需要求助于外部语言。他们还将能够写入更有效的协议校验器及监控器。命题应与Synopsys VCS-MX仿真器所描述的混合语言设计协同工作。
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