90纳米设计信号干扰成为EDP大会中心议题

纳米集成电路的信号完整性问题成为2004年电子设计流程(EDP-2004)研讨会的焦点议题。安捷伦科技(Agilent Technologies)公司微处理器设计方法经理Jay McDougal声称,该公司ASIC产品部首次由130纳米推进到90纳米芯片设计时,所遭遇的信号完整性问题令人大吃一惊。

McDougal的经历反映了其他用户和EDA供应商的心声。因为电压降,诸如串扰引发的延迟、尖刺和功率噪声等问题在90纳米节点都加剧了,使设计收敛难于实现。

一些观察家表示,尽管目前有众多解决以上问题的EDA工具,但真正的解决方案还在于方法论和教育方面。设计师需要为信号完整性收敛留更多时间,对问题有更好的了解和认识,采用信号完整性避免技术及深入到事实背后进行分析。

McDougal的90纳米设计采用相当传统的流程:Synopsys的逻辑综合、Cadence Design Systems的物理设计,串扰分析采用了Synopsys的PrimeTime-SI和Cadence的CeltIC。主要困难包括串扰引发的延迟和信号转换等。

“我们观察到信号完整性的时序延迟有10%,甚至可能20%,”他表示。“至于渡越时间,一些路径延迟100%。信号完整性驱动布线是强制进行的。”

东芝公司在90纳米节点已经有10个以上的流片,他们遇到的最大问题是“信号完整性引起的设计改变。”该公司系统级芯片设计技术经理Takashi Yoshimori表示,需要更精确的信号完整性及其延迟变化分析。目前,东芝采用CeltIC用于串扰分析,以及Cadence的 VoltageStorm SoC用于IR压降分析。

EDA供应商代表能切实地感受到客户的痛处。Cadence公司时序和信号完整性市场部总监Jim McCanny表示,一些与工艺有关的问题使90纳米处的信号完整性变得恶劣。在130纳米,75%的电容有可能来自于相邻线路,而不是地线。而在90纳米,这个数字变成了80%。看起来差别不大,但实际上影响巨大。