东芝开发出可嵌入更大DRAM的SOI新型“浮体”单元结构

日本东芝公司开发出了一种面向绝缘硅(SOI)晶圆上嵌入式DRAM的新型“浮体”(floating body)单元结构。这种单元将成为东芝公司系统级芯片(SoC)设计的一项基本技术,而且可实现将更大的DRAM单元集成进IBM、索尼和东芝联合开发的Cell处理器中。

东芝计划在针对宽带网络应用的45纳米工艺器件中采用该技术,预计这种器件2006年进入批量生产。

与传统DRAM不同的是,这种新的DRAM单元不带电容。它利用SOI晶圆的“浮体”效应,即在栅体内聚集过剩的空穴并产生漏电流。这样,浮体就起到了电容的作用。

迄今为止,这种空穴的形成仍是开发基于SOI的器件的一大难题。但东芝声称它的设计将它们转化为自己的优势。东芝半导体公司先进CMOS技术资深专家Takeshi Hamamoto说:“我们充分利用SOI晶圆的结构和电气特性来开发这种新的单元结构。”他宣称这种浮体单元是世界上第一个构建在SOI晶圆上并得到实际验证的DRAM。VSPACE=12 HSPACE=12 ALT="图1:新型“浮体”单元结构避免了沟道电容穿越SOI绝缘层。">

当这种器件工作于饱和区时,受控电离的空穴被注入到单元体内就可以写入“1“。若要写入“0”,浮体和位线之间的pn结要被正向偏置。这样,可以把储存的空穴从体内“驱逐”到位线。

过剩的空穴会降低阈值电压。为了读取数据,该公司开发了一种新的方案以观察过剩空穴的形成而引起的阈值电压变化。据Hamamoto称,1和0之间的阈值电压差是0.4V。写操作工作在1.5V左右,而非破坏性的读操作在0.2V左右。

SOI结构由硅晶圆表面上约0.1微米厚的单晶层构成,单晶层下面是差不多厚的绝缘层,最底层是衬底。

以前,东芝曾致力于沟道电容DRAM结构的开发。但是,随着工艺尺寸不断缩小,这种沟道电容结构深入到了晶圆内部。在东芝最新的DRAM中沟道电容大约有9微米长。如果这些单元构建在SOI晶圆上,电容将穿越绝缘层,使得系统级IC的设计更加困难。

采用堆叠式电容的DRAM可解决这一难题,而且还可节省空间。传统的单元带有一个电容和一个晶体管,约为6至8平方法拉。然而,由于没有单独的电容,新的浮体单元面积仅为4至7平方法拉。

在VLSI Symposium会议上,东芝展示了一个采用0.175微米工艺的96kb单元阵列。工程师对该实验阵列进行了实际测试,只有少数位失效。其存取时间为36ns,数据切换时间为30ns,在85摄氏度下数据保持时间为500ms。据称,这种单元与逻辑电路的工艺兼容。

Hamamoto表示,这种单元的技术规格符合大批量DRAM生产的要求。对嵌入式DRAM来说,存取速度也许有点慢,但将来会得到改善。利用该技术,可以在系统级IC设计中集成1Mb或更大的嵌入式DRAM。

作者:原好子