Xilinx升级ISE FPGA设计套件,增加250多项改进措施

赛灵思(Xilinx)公司改进了集成软件环境(ISE)FPGA设计套件中的时钟性能、软件运行和面积利用率。

该公司FPGA产品部高级副总裁Rich Sevcik透露,其工具开发部在最新版的ISE 6.1i中增加了250多项改进措施。“与最主要的竞争者产品相比,ISE 6.1i的速度要快31%,逻辑利用率也要高出15%。”他宣称。

其中最引人注意的三项改进如下:一是在布局和布线引擎方面,其时钟频率性能平均提高了18%；其次是新的预布局映射器密度要比以前的映射器高23%；第三是在自动引脚布局方面,它能将引脚布局直接链接到Cadence和明导资讯公司的PCB工具,Sevcik表示。

“我们对整个流程中的算法做了大量的常规性改进,同时对布局与布线算法作了更进一步的改善。”他介绍说。

这些改进使ISE 6.1i布局与布线引擎能够提高用赛灵思FPGA实现的设计的时钟速度,Sevcik说,同时也能使设计师利用一种自动本地时钟布线功能创建频率超过200MHz的高速存储器接口。

新版ISE设计套件中的最新预布局映射器是“目前可编程逻辑领域中唯一的时序驱动型映射器,”Sevcik表示。该映射器能在时序基础上完成EDIF网表的映射,因此能将设计的裸片尺寸缩小23%,从而使赛灵思FPGA器件能够腾出更多的空间来放置其它功能,他表示。

“赛灵思公司还积极与Cadence及明导资讯公司的PCB小组合作来确保PCB引脚分配的自动化。”Sevcik透露,“一旦完成FPGA设计和引脚配置后,Cadence和明导资讯的工具就能自动读取其输出。对于小型设计来说这样做的好处可能不是很明显,但对于具有上千个引脚的设计来说这一功能就非常有用,特别对PCB设计师来说更是如此。”

赛灵思公司还升级了引脚输出与面积约束编辑器(Pinout and Area Constraints Editor,PACE)。该工具现在可以支持复杂的可编程逻辑器件,允许用户在硬件描述语言源设计完成前就输入引脚定义,从而没必要等设计完成后才进行PCB布局。PACE也支持逗号分隔值(CSV)的双向文件传输,因此能与PCB布局设计工具更好的集成在一起。“这也就意味着使用Cadence和赛灵思工具的PCB设计人员无需再手工输入引脚,”Sevcik说,“当设计通过PCB布局阶段时,PACE能够自动完成引脚的输入。”

值得注意的是目前的FPGA速度已经达到500到600MHz,Sevcik认为赛灵思公司必须在最新版的ISE中增加引脚时延和时序抖动约束。PACE现针对同步源设计可以提供封装引脚“飞行时间”(flight time)报告,他表示。“由于这些器件的速度在不断提高,根据具体尺寸与使用的引脚数量,裸片与封装之间可能会存在皮秒级的时延。”Sevcik说,“用户可以设置封装引脚飞行时间,这样在引脚布局时PACE就会自动考虑飞行时间。”

在做更高频率的设计时,用户可以将抖动约束条件输入PACE工具中,这样在控制时序中PACE就能自动考虑抖动效应。

赛灵思公司还改进了ChipScope实时调试工具,因此用户现在能实现软件调试器与ChipScope Pro之间的交叉触发。该公司同时还保证新版ChipScope生成的时序网表与SDF文件能够与原始分层方式相匹配。

Sevcik指出,ChipScope先进的基于设计流程的项目管理器Navigator允许Synplicity和赛灵思公司综合工具的用户混合使用VHDL和Verilog HDL资源。

用户还能运行赛灵思嵌入式设计套件XPS项目管理器,并使用自动网络升级功能来监视软件升级和通知用户,并下载必要的文件来保持用户当前的ISE配置。

最新版的ISE套件可以运行在RedHat Linux、Solaris和Windows操作系统下,起价为695美元。功能齐全但有时间限制的评估版可以在网站免费下载使用。

作者:尚德斌