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参加设计自动化大会(Design Automation Conference, DAC)专题讨论的人士称,下一代芯片开发在电子设计自动化前端面临重大障碍——综合。
IBM微电子部ASIC方法论经理Aidan Kelly表示,“我们正在进行65纳米设计,但是综合失败了。” Kelly的研讨题目是“RTL传递方法论在真实世界里的优势。”
Kelly在陈述中指出,在90纳米及以下IC设计中,有两大领域可能存在障碍,尤其是综合布局优化和布线优化。
另一位ASIC供应商对此有一些不同看法。 LSI Logic公司客户设计副总裁Thomas Sandoval 表示,“重心放错了位置。对综合的关注太多了。”
Broadcom公司企业交换业务部代表Sheng Lu指出了下一代EDA的另外一些瓶颈,尤其是综合内的线载模型。他称,“线载模型是垃圾。”
Lu还表示,“依靠物理实现反馈来发现并调整RTL问题,就时序安排、工程设计和EDA工具包而言太过昂贵。”
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