实现RapidIO设计性能最大化的几点技巧

2006年06月01日

RapidIO是一种基于开放标准的互连技术,主要用于大中型嵌入式系统。RapidIO可以实现包交换和ASIC、DSP、FPGA、微处理器、网络处理器以及背板之间的点到点互连,根据不同的实现方法,其最高速度可以达到60Gbps。

如果您是首次使用RapidIO,那么以下8条技巧可能对您有所帮助:

尽可能使用RapidIO端口。无需大幅度修改硬件,就可以在现有背板上实现RapidIO；而且RapidIO兼容现有技术,例如0.18和0.25微米的CMOS系统。RapidIO还支持并行和串行连接,因此设计人员可以方便快捷地将他们的RapidIO产品连接到串行环境,从而形成新的半导体产品线和ASIC。

桥接时要特别小心。RapidIO具有桥接功能,因此它既能与PCI和PCI Express等其它总线技术协同工作,也能在Infiniband这样的系统区域网中使用。不过要注意这样可能会存在潜在的性能牺牲。

考虑使用直流耦合。串行RapidIO规范支持交流耦合,但是也不排除直流耦合方案。在许多情况下设计人员通过选用直流耦合可以节省耦合电容和偏置电阻的成本。

注意时钟问题。为了达到RapidIO规范中的误码率目标,大多数串行/解串器供应商对参考时钟有严格的要求。参考时钟不是基本的时钟源,不同供应商支持的参考时钟频率有很大变化。

确定合适的速度。为了避免瓶颈问题,需要过量设计交换/链接速度。在解决交换过程中的拥塞控制方面,业界已经做了大量工作。

了解器件的极限。并不是所有器件都支持各种RapidIO数据速率。另外,链路速率也不能自动调整,系统集成人员必须在启动时对速度进行编程设置。

是否支持重传机制。一些应用可以容忍包丢失,所以它们更喜欢选用带有包重传的方法。在那些包含有对时间敏感数据的应用中,RapidIO允许设计师选择取消重传机制,因此要确认你所选用的器件是否支持取消重传的功能。

检查扩展性。RapidIO规范包含多方面的扩展性能,设计师需要认真研究才能最大化设计性能。

作者:Travis Scheckel

无线架构系统工程师

TI公司

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