PMC和LSI加入6Gb背板竞争,采用二进制法打造串行/解串行器

PMC-Sierra和LSI Logic推出串行器/解串行器组件,目标是将基于背板的系统速度提高到6Gbps。这两家公司正在追赶Accelerant Networks和Rambus的同类产品,尽管目前他们只能算是处于这类高速背板设计的开拓期。

LSI Logic 和PMC-Sierra现在均采用二进制方法,而Accelerant和Rambus则采用四层脉冲调幅(PAM4)信令技术,最早出现的6Gbps串行器/解串行器多采用PAM4技术。虽然最新的一些进展确立二进制方法为实现6Gbps的主要技术,但目前尚不清楚是二进制还是多层方法将在目前10Gbps或更高速串行器/解串行器开发中占据统治地位。

“几年前,人们的一个强烈感觉就是为了6Gbps的串行器/解串行器必须放弃二进制信令法,”PMC-Sierra的企业存储分部总经理Mark Stibitz说,“目前,认定二进制方法是否可达到10Gbps和更高速度则为时尚早；我们仍在进行相关的研究。对我们来说重要的是:不管采用什么信令方法,它应该是后向兼容的。”

LSI Logic公司赞同这种说法。“最好的信令方法取决于传输信道的特性。我们期望各种标准机构能考虑其应用的信道特性并确定最好的方法,”LSI Logic负责高速串行器/解串行器的产品经理Rich Hovey表示。

二进制方法被视为一种低功率选择方案,并且是一种能随工艺技术发展的方案。但是它要求更高速的信道,因此更适合于新一代产品,满足它们对功率的苛刻需求。

2003年7月,Accelerant公司推出了一款采用PAM4技术的6.5Gbps串行器/解串行器,其最大功耗只有1瓦。而根据PMC-Sierra的报告,其新款 Quad-PHY 6.2Gbps串行器/解串行器的平均功耗是250毫瓦。

去年,Applied Micro Circuits、IBM微电子、英飞凌科技、TI和Xilinx公司成立了统一10Gb物理层协会(),目的是促进二进制信令在10Gbps上的应用。芯片供应商Accelerant 和杰尔系统、以太网交换器新兴公司Force10以及OEM厂商 Alcatel和Sun Microsystems则成立了一个名为多层信令联盟()的竞争性组织,他们计划今年向一些标准组织提交一项建议规范。

一个日渐清晰的趋势就是:串行/解串行器芯片正在从把并行输入转换成串行输出的器件向把多种媒体流分别选通到各个高速串行接口的组件变化。例如,PMC-Sierra公司的QuadPHY 6G 可接收多达八路的3.125Gbps Xaui互连输入,并通过一个四信道2:1复用器将它们分别选通到四路6.25Gbps的串行链路上。“串行/解串行器的输入和输出正随着我们技术的发展而改变,”Stibitz指出。

快速背板部件在各种各样网络和存储路由器、交换机和服务器等领域寻求应用。它们传输通信流可建立在光纤信道、iSCSI、串行ATA、串行附接SCSI、PCI Express、串行Rapid IO、 Infiniband 或Sonet/SDH基础上。

“这牵涉到大量的工程利益和活动,但是公司的产品计划仍不清晰,”Stibitz说,“这是高端开发,因此导入时间是相当长的。”

PMC-Sierra的QuadPHY 6G 采用一种130纳米CMOS工艺生产。该部件在发射器端提供了32层可编程预强调功能,在输出发射器端提供了四层可编程支持。可编程的层级很关键,因为PMC-Sierra公司出击的市场很广阔,而且准备将它的部件作为标准组件来销售。PMC-Sierra不打算将它的串行/解串行器设计授权给ASIC制造商。

花250美元就可得到QuadPHY 6G的工程样品。连接器制造商Molex现正提供采用这种部件的参考背板设计。

LSI Logic公司的HyperPHY采用110纳米工艺,它的最高速度现可达到6.4Gbps。该公司力争使该串行/解串行器成为其用于ASIC工艺的CoreWare库的一部分。

LSI Logic和PMC-Sierra的产品都符合公共电气输入/输出6+ 标准,该标准是光学网际互连论坛制定的6Gb背板技术规范。

作者:麦利