日立和瑞萨开发4Gb闪存,三星则向8Gb冲击

目前在闪存市场上,密度障碍正像多米诺骨牌一样纷纷倒下。继日立和瑞萨科技公司最近宣布在其第二代辅助门(AG)AND闪存单元结构基础上开发4Gb闪存芯片并在今年第三季度推向市场的计划之后,三星电子公司也宣称正在把4个现有的2Gb NAND闪存芯片堆叠封装在一起,以创造一个8Gb的多芯片模组器件。

三星的这一努力主要是为了满足手机代码空间不断增长的需求,在这个领域,业界已经广泛采用这种堆叠式封装技巧来提高存储器件密度。最近数字相机应用市场对高密度闪存的需求正在迅猛增加,下一个大的需求将来自音频和视频内容的数据存储应用。对这些应用来说,大容量和高速度写入是两项基本要求。日立和瑞萨公司宣布开发的4Gb闪存也正是为了满足这些要求。

在日立和三菱电气公司创立瑞萨科技公司之前,日立已经在2001年开发出具有辅助门结构特性的第一代AG-AND闪存。现在,这个结构已经为制造密度更高的器件而做出了改进。

“对于第二代产品,辅助门结构利用在其下面的反转层来形成源极或漏极,”日立中央研究实验室ULSI研究部的高级研究员Takashi Kobayashi说。

至关重要的辅助门

每一个AG-AND单元都包含了一个浮动门和一个辅助门。辅助门替代浅沟隔离功能来防止单元之间的互扰,在辅助门上加零伏电压可以关断这个电流并把毗邻的浮动门隔离开来。

日立公司表示,辅助门也提高了浮动门的电子注入效率。辅助门可以把写入速度提高到3MBps,这个速度比传统的隧道单元可能达到的最高速度快10倍。目前采用130纳米工艺进行大批量生产的瑞萨1Gb产品的写入速度已经达到10MBps。

对于第二代AG-AND闪存,辅助门扮演了更加关键的角色。当有电压加入时在辅助门下面的基底上将出现一个反转层,这个架构利用它作为源极或漏极。因而,如果在某个浮动门的任何一边的辅助门上加入电压,在浮动门的两边将形成作为源极或漏极的反转层,进而形成一个完整的AND内存单元。

日立和瑞萨公司估计,采用90纳米工艺制造的下一代器件的尺寸将缩小到其130纳米器件的一半。新的结构可以把总面积减小到前一代产品的30%左右,闪存单元面积则可达到非常小的0.016平方微米。

瑞萨计划在今年第三季度开始提供4Gb器件的功能样片,并将在第四季度采用90纳米工艺批量生产。

“这个新的结构将适用于以后的多代产品,”Kobayashi表示。瑞萨计划在2006年生产8Gb器件。

对那些不能长时间等待的客户,三星公司正在突击生产含有4个芯片的8Gb多芯片模组器件,并计划在第一季度批量供货。

作者:原好子