在第41届设计自动化大会上,Cadence设计系统公司发布了其下一代物理综合解决方案First Encounter Global Physical Synthesis(FE-GPS),并宣称它在容量和运行时间方面取得实质性的突破。FE-GPS产品将Cadence的First Encounter底层规划器与它收购Get2-Chip公司获得的综合技术整合在一起。
Cadence表示,FE-GPS能处理800万至1,000万门的设计,运行时间为每小时50万门。与通常只能处理1或2百万门设计的现有物理综合工具相比,该产品可产生相同或更好的结果质量。此外,FE-GPS还被集成到First Encounter的存储器内数据结构中。First Encounter是当今设计自动化行业最流行的产品之一。
“FE-GPS将取代Cadence以前的PKS物理综合解决方案,不过,在未来几年内Cadence将继续支持PKS,”该公司IC数字实现部行销副总裁Eric Filseth表示。与其它第一代综合工具一样,PKS的容量被限制在1或2百万门。
“非常大的芯片必须被分割成多个模块。大多数设计师中意6个块,最多能承受20或25个块,”Filseth说,“如果最大的块是1或2百万门,那么你必须处理许多个块。”
但Cadence并不是第二代物理综合工具的唯一提供商。新兴的Sierra设计自动化公司最近推出了Pinnacle,据称在整晚运行时能处理1,000万门的设计。Synopsys宣称,在其新版的Galaxy 2004中,物理编译器工具的处理容量将翻番。
Gartner Dataquest公司的首席EDA分析师Gary Smith指出,Cadence的FE-GPS与Magma设计自动化公司的物理综合解决方案有些相似。“Magma与Cadence都依靠最初布局与线负载模型提取之后的优化,”他说,“这使得它们能够比Synopsys公司的Design Compiler运行得更快并能处理更多的门数。”
Cadence之所以能够取得这样的容量和结果质量,其关键是FE-GPS背后的“全局”综合方法。“传统综合将挑选出最差的路径并着力优化这条路径,然后再转向下一条路径,但这可能使它很难优化随后的其他路径。”Filseth说,“而FE-GPS可以同时优化所有路径,从而为整个芯片产生最佳的时序、面积和功耗结果。”
FE-GPS与First Encounter的紧密集成也很重要。“用户希望原型构建与实现变成一件事,” Filseth说,“以我们的观点,用户应该先从构建原型开始,包括整个芯片和全部布线,然后随着他们做出的设计决策和折衷来进一步调整它。”
Cadence透露, FE-GPS的客户包括瑞萨科技、Kawasaki微电子以及Cortina公司等。Filseth表示,FE-GPS已经实现几款产品的出带,其中最大容量的设计是8百万门。
FE-GPS已经上市,年许可费为37.5万美元。该新技术是Encounter 4.1版的一部分。
作者:葛立伟
京公网安备 11011202001138号
