当IBM微电子公司首席技术官Bernard S. Meyerson这样的人物对一屋子的台湾设计师和工艺师讲,传统的CMOS缩放已走向末路时,他们对此表现淡定。
Meyerson在台北最近举行的半导体影响会议(the Semico Impact Conference)上表示,“这意味着革新的脚步必须要加快更多,以保持在预期的性能线上。而在日程表上排好的革新令工程师非常紧张。”
听众对Meyerson介绍的如何大幅提升功率密度表示出强烈的兴趣。物理学已经变得捉襟见肘。门氧化物数量相对大方的时代,如30埃,已经让位于小于10埃的担心上,这种苛刻的小尺寸几乎无法实现。这也正是业内许多人士,包括Meyerson,为什么相信传统的CMOS缩放已不再现实。
也许对90纳米及其后的65和45纳米的乐观感受使人们对此产生了幻觉。在一些情况下,工程师在130纳米就已经面临了很多问题,低K成为低产出率的代名词,分辨率增强蔓延到更多掩膜层,行业从“设计规则”到“设计指导方针”的转移也令人不安,这表明设计师真的需要与工艺师进行沟通。
当今,随着业内从130纳米向90纳米转移,互连取代了晶体管级性能成为130纳米工艺中的头号问题,CMOS待机泄露功率的影响已超过有源功率。互连延迟仍然是个大问题。而且特征缺陷,不仅仅是微粒缺陷,也成为另一个幽灵。
亚微米时代可能将开创芯片工业众多行业分支的空前协作。明导科技公司主席兼CEO Wally Rhines表示,“设计圈和制造圈必须紧密配合,否则无法成功实现纳米级设计。”
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