新兴综合工具供应商挑战EDA市场现有秩序

妄想凭借新的物理综合工具挑战Synopsys、Cadence和Magma等老牌公司的确是一件很困难的事。但新兴的Sierra设计自动化公司已经发布其第一款产品,而且从该公司拥有的技术和管理人员看,它似乎能对EDA市场产生影响。

Sierra公司宣称,它的物理综合与原型构建工具Pinnacle可以提供比现有物理综合工具快5到10倍的设计收敛速度。在32位工作站上,该工具持续运行一个通宵能处理1,000万门的平面设计,而现有工具只能处理大约100万门的设计。

在这些声明的背后是两个公开的客户、五百万美元的风险投资以及一支高可信度的管理团队。该公司的总裁兼CEO Pravin Madhani以前是布线工具提供商Everest设计自动化公司的总裁兼CEO。该公司的CTO Shankar Krishnamoorthy曾经领导Synopsys公司Design Compiler和Physical Compiler产品的研发团队。

“IC实现工具存在巨大的生产率鸿沟,”Madhani表示,“最大的问题之一是你不能在一个晚上优化好一个大型设计。显然,我们需要一次突破。”

因为现有工具只能处理大约一百万门的设计,一家开发四千万或五千万门芯片的公司要想成功就不得不显著扩大设计团队的规模。“致力于减少面积和成本的平面设计方法现在已感受到危机,因为这里不再有可行的流程,”Krishnamoorthy说。

凭借Pinnacle,Sierra公司正在瞄准所谓的IC实现市场,其中的竞争产品包括Synopsys、Cadence和Magma的RTL-to-GDSII工具套件。虽然Sierra缺乏RTL综合或详细的布线工具,但它的原型构建、物理综合和布局能力使它处于IC实现流程的中心。但现有的供应商不会轻易放弃这个关键的EDA市场。据预测,该市场到2006年将增长到4.83亿美元。

“在实现结果的质量上,任何新的点工具必须提供超过现有工具的实质优势,而且必须能被紧密地集成到设计收敛解决方案中,”Synopsys物理设计实现部的高级行销总监Saleem Haider表示,“实现这种集成需要考虑综合、设计规划、布线和签字确认(signoff)等部分,而这些都是需要克服的巨大障碍。”

借助新的分布式物理综合能力,Synopsys的Physical Compiler能够综合和优化大约400万门的设计,Haider说。

“130、90和65纳米设计的需求没有什么本质上的不同,而且没有什么问题是目前的解决方案所不能应付的,”Magma公司产品行销副总裁Nitin Deo表示,“我不相信市场存在这种需求,也不相信其他厂商仍有市场空间。”Magma宣称,它的Blast Fusion产品在整夜运行时能处理200万门的设计。

但EDA市场的另一家领先供应商看到了这个市场缺口。“第二代物理综合技术绝对有机会,”Cadence公司数字IC部副总裁Eric Filseth表示,“目前使用的物理综合工具实际上一直在采用传统的ASIC设计形式来优化小模块。”

Cadence现有的PKS技术仍局限在大约100万门,但显然正在改进。“Cadence将发布一些Get2Chip算法和First Encounter工具的内存数据架构。它确实很快,而且具有高容量,”Filseth说。Cadence在2003年4月收购了综合工具供应商Get2Chip。

Gartner Dataquest公司的首席EDA分析师Gary Smith表示,Sierra也许发现了这个市场机会。“顶级用户仍然保留了在设计流程中插入最佳工具的权利,”他说。Sierra还有另一个途径可以成功。“如果你能威胁到IC实现工具的同行,那么你很可能可以卖个好价钱,”Smith说。

Sierra声明的重点是Pinnacle工具能迅速处理大型设计,并产生与现有物理综合工具相同或更高质量的结果。一些早期客户以他们的经历可以证明这点。

富士通微电子(美国)公司先进工艺开发总监Noburu Yokota表示,Pinnacle与传统物理实现方法得到的时序结果是一样的,但提供了更快的运行时间。与基于RTL综合和布局布线的流程相比,他估计Pinnacle获得时序收敛的时间要快3到5倍。

Yokota没有直接与Synopsys的Physical Compiler比较,因为该工具有RTL综合功能而Pinnacle没有。“但某些时候,Physical Compiler也有局限性。如果我们输入一个大型设计,它需要花费更长的时间。”他指出,“Pinnacle已经能处理1,000万门的模块,而Physical Compiler能处理的最大模块规模要小得多。”

富士通正在把Pinnacle集成到它们的IC实现流程中。不过,Yokata希望用于硬宏单元的时钟树综合与布局能力可以得到改进。

东芝美国电子元器件公司ASIC与代工厂业务部的EDA首席技术专家Hideki Yamada证实,在32位Linux机器上,Pinnacle可以在12小时内完成一个600万门平面设计的布局与优化。

当然,在讨论Pinnacle之前,我们应该弄清楚该工具包括什么和不包括什么功能。它可以提供门级原型构建、门级网表的综合、时钟树综合、变量分析和最终的布局,并输出LEF和DEF。它包括跟踪任务的全局布线,但不能执行详细的布线。它目前不能处理扫描链,但Sierra希望在今年底添加这项功能。

Sierra对物理综合进行了重新思考,从而取得在容量上的突破,Krishnamoorthy说。他指出现有工具存在三大问题。一是线载模型的负偏置,二是“最深度启发算法”太过于局部,三是逻辑优化的“尝试并纠正”方法。

Pinnacle的突破之一是网表的预处理,这使该工具可以消除基于线载模型的RTL综合工具添加的多余面积。另一个突破是全局瓶颈分析,它可以确定需要优化的全局时序瓶颈。第三个突破是“分析优化”引擎,它能计算出门选通和缓冲的最优配置。

另一个新特性是Pinnacle能处理工艺、操作和裸片内的可变性,所有这些对90纳米以下的设计都很重要。“我们有一个非常灵活的分析引擎,允许用户同时描述他们所有不同的设计角落和模式,并针对这些不同的情况执行优化,”Krishnamoorthy说。

为了使用Pinnacle,设计者需要提供网表和约束。在有选择的基础上,用户可以“排除”不可能满足的约束。用户既可以提供已有的底层规划,也可以使用Pinnacle创造一个新的底层规划。

一旦底层规划确定之后,设计者可以实现模块并生成最终的布局。设计者所得到的是优化的Verilog网表和一个用于详细布线的DEF文件。第三方布线工具将保持这个布局,Krishnamoorthy说。

虽然Sierra没有讨论未来的计划,但Krishnamoorthy透露,该公司正在创建Pinnacle数据库,使之支持详细的布线。“今天,我们是从最重要的部分起步,但我们希望解决用户在IC实现领域面临的所有问题,”该公司CEO Madhani表示。

Pinnacle现已供应,一年期许可费的起价为39.5万美元。

作者:葛立伟