65nm工艺FPGA起飞在即

Virtex-4系列FPGA一直是赛灵思公司的旗舰产品,但是其地位马上就会被基于65nm(而非90nm)设计规则的器件所取代。赛灵思已经决定在今年下半年出样新一代FPGA系列。

虽然截至目前还没有该系列的详细资料,但是据赛灵思公司先进产品部的产品营销主管Chuck Tralka介绍,与现有90nm Virtex-4器件相比,新产品将具有更多的门数量,而且功耗不会大幅增加。这些特点为高性能应用打开了更为广阔的大门。

赛灵思在不久前举行的全球媒体峰会上,展示了新一代FPGA系列其中一款的首批功能性样片。这些芯片将由赛灵思的合作开发伙伴东芝公司和联华电子(UMC)制造生产,两家公司300mm晶圆的月产能相加可达到1.5万片。据Tralka透露,这三家公司一直就开发先进的处理技术进行紧密合作。他表示,像应变硅、金属间低K介电材料、三栅极氧化层(triple oxide)以及11层铜连接等各项技术,在实现新一代产品的高性能和高集成度上都起着举足轻重的作用,同时这些技术还有助于控制漏电流和功耗不高于现有Virtex-4产品。

虽然新一代芯片引用了65nm的基本设计规则,但是高性能晶体管栅极的实际测量长度却大约为40nm。其中N沟道晶体管采用抗张应变(tensile straining)提高性能,而P沟道晶体管则利用压缩应变达到目的。与Virtex-4系列中使用的非应变硅晶体管相比,这种应力的结合将切换速度提高了20%到30%。速度提高的另一原因还归结于使用了一种新的镍硅化物自校准栅架构,该架构降低了栅电阻,并将制造时留下的空隙最小化,这些空隙可能反过来会影响晶体管的性能。

Tralka许诺:新产品将具有更多的门数量,而且功耗不会大幅增加

据Tralka介绍,16nm的超薄栅极氧化层被用于制造FPGA中最高性能的晶体管(16nm转化为大约只有5个原子层厚的区域),但是这样的超薄层可能会导致大规模电流泄露。

为了减少整体漏电流,芯片设计人员有选择的只对芯片中最注重性能的晶体管采用了超薄氧化层。之后,他们使用两个厚度不同的栅极氧化层,来大量减少FPGA低性能部分所使用的晶体管的栅极漏电流。

两个氧化层中较厚的那个将被用于芯片输入/输出部分的晶体管中,在这里电压摆幅可能是最大的。稍薄的则被用于FPGA内核中性能适中的逻辑部分。

大量金属连线

三栅极氧化层方法使得芯片设计人员能够最小化芯片栅极漏电流。赛灵思也在现有的Virtex-4系列中使用了这种方法。然而在新产品中,设计人员继续向前迈进,将内核的工作电压降低至1V,从而减少了整体功耗。

新一代芯片将需要很多金属线来获得最大的门使用率,因而设计人员采用了11层镀铜金属层。这些金属层被低K绝缘介质隔开,从而使信号串扰最小化,否则信号会从一根导线“漏”到另一根导线。这是高频操作主要考虑的问题,因为要想电路准确工作,就必须保证高速逻辑信号的完整性。

赛灵思已经开始与经过选择的先锋公司进行合作,并向他们公布了新一代软件工具的预备版本。

作者: Dave Bursky