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富士通实验室最近开发了一个选择器芯片,吞吐量高达50Gbps,能够采用90纳米CMOS工艺制造。该器件的细节此前在ISSCC上公布,将被设计到一些面向通信网络工作于40Gbps的大规模系统级芯片部件内。富士通计划最早于2006年将商用产品上市。
该公司表示,CMOS工艺将克服固有的与硅锗或其它化合物半导体工艺相关的高功耗和成本问题,这些工艺迄今为止仍然是制造高比特率器件的必要手段。
研究人员声称当CMOS芯片消耗能量较少成本较低时,晶体管特性和CMOS芯片具有的互连寄生电容将使速度超越40Gbps变得困难重重。
富士通的方法是在每一个电路内的优化位置放置一个电感。该电感是在顶部互连层形成的3微米的铜线。作为项目的一部分,研究人员还开发了一种建模方法,即从低频操作到高频精确对应于每一个电路元素,包括晶体管、电感和互连,实现了精确电路仿真,得到优化的电路设计。
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