新兴EDA企业Orion推出图形化Verilog设计工具

为了简化硬件描述语言的代码开发和归档,Orion咨询公司最近推出一款图形化设计工具Visual RTL,该工具能够从图形化逻辑块原理图生成可综合的Verilog代码。这家只有三人组成的公司正将工作重心从原来的咨询业务转向这一新产品。

Orion咨询公司创始人Art Gmurowski表示,借助Visual RTL,设计人员就无需再用文字进行输入了。“采用图形化方式的设计输入要简单得多。”他说,“它使得你很容易对设计进行建档,并能产生正确无误的代码。设计人员也无需考虑底层的编码问题。”

虽然市场上也有一些能从图形生成HDL代码的产品,但Visual RTL具有许多能够更好地支持低层设计的独特性能,Gmurowski表示。例如,当用户添加一个门电路时,其输入引脚能够自动进行调整。而当元器件进行连接或移动时网络也能够自动重新绘制。

Visual RTL采用了彩色编码技术,其中一个例子就是对基于时钟域的寄存器进行彩色编码。Visual RTL还能动态地调整元件的宽度和输入,并在增加元件时调整总线和信号线的宽度。Visual RTL所带的库还提供各种逻辑元件,包括寄存器、复接器、计数器、逻辑门电路和真值表。

Visual RTL可以接受图形和代码的混合输入,Gmurowski表示。如果库中没有某个元件,用户可放置一个“赋值”说明块。该工具的输出是可综合的Verilog代码。与手工编码相比,Visual RTL不再需要使用敏感度列表,他指出。

Visual RTL与Summit Design公司的Visual Elite产品构成直接竞争关系。新思用户团体协调人John Cooley认为,Visual RTL和Visual Elite之间没有太大的区别。但Summit市场营销高级总监Rami Rachamim指出,Visual Elite不仅支持Verilog,而且还支持C/C++、SystemC和VHDL。

Orion公司的Visual RTL目前可运行于Linux、Solaris和Windows平台,每个许可证的授权费用是7,500美元。

从Orion公司的网站可以免费下载Visual RTL 2.2的演示版和“帮助”文档。

作者: 葛立伟