英飞凌全新电路工艺有助降低CMOS工艺泄漏电流

日前在美国旧金山召开的2005年IEEE国际固态电路会议上,英飞凌科技公司推出了一种创新电路工艺,能够降低采用120nm和90nm CMOS工艺制造的电路的泄漏电流。

该创新电路设计是众多科学家、英飞凌公司通信事业部和慕尼黑科技大学密切合作的结晶,最多可使泄漏电流降低三分之一。在另一个与德国基尔大学(Christian Albrechts University of Kiel)合作的研究项目中,通过采用不同的电路工艺,实现了高速和低功耗的最佳组合。

采用100nm以下的CMOS工艺很难制造同时具备高开关速度和低泄漏电流的晶体管。由于最小特征尺寸进一步缩小,导致晶体管泄漏电流增加,集成电路中的静电耗散出现了异常激增。因此,降低泄漏电流已成为整个行业的焦点问题,也是微电子器件进一步微型化进程中遇到的最严峻的挑战。创新技术与电路设计相结合是降低以现代CMOS工艺制造的电路的整体功耗的关键环节,虽然其不利影响是缩小最小特征尺寸。休眠晶体管设计是一种非常有效的抑制泄漏电流的电路工艺。其基本思路是当电路模块没有数据处理任务时,使晶体管进入泄漏电流极低的休眠状态,从而暂时断开其电源。在出现新的数据处理任务时,休眠晶体管会迅速接通电源,重新激活电路模块。在生产中应用休眠晶体管的最大难题是如何选择适当尺寸的休眠晶体管(即宽度、长度和布局),以避免在激活过程中明显降低开关速度。

“我们开发的电路工艺特别适用于未来的移动应用,如基带IC,因为它们可实现更长电池工作时间,而不受日益增加的芯片功能和晶体管数量的影响,”英飞凌公司研发部总监Roland Thewes博士表示。

研发人员还展示了两个能够同时实现高速处理和低泄漏电流的用于处理数字信号的内核模块。慕尼黑科技大学设计的基于120nm CMOS工艺的16位乘加器模块,可以最高达950MHz的时钟频率运行,并且在待机模式下,泄漏电流仅为20nA。在ISSCC上,还展出了基于该乘加器模块而开发的全新细粒度休眠晶体管设计。慕尼黑科技大学低功耗项目的负责人Stephan Henzler强调说,“由于泄漏电流对电路装置的影响变得越来越重要,更小的功能模块也将采用休眠晶体管设计,并缩短断电时间。”

采用英飞凌三井结构90nm CMOS工艺和高级芯片家族,生产了几个最高时钟频率从500MHz到2.5GHz的32位加法器内核。待机模式下的泄漏电流降至最低值:10nA,仅为当前电路的千分之一。此外,利用体偏置技术,可根据要求的电路运行模式,调节晶体管的临界电压。这种方式改善了运行模式下的开关电流,并最多可使时钟频率提高30%。

“具体而言,就是通过组合不同的可用技术和专用电路工艺,我们能够开发一种合理的低功耗设计。第二个关键环节是在技术开发的早期,利用具有代表性的电路,对这些技术进行实验验证,”英飞凌科技公司研发部项目经理Christian Pacha博士解释道。对于新近开发的65nm CMOS工艺,研究人员认为,在提高电路的坚固性,以便减少制造过程的影响和与技术相关的参数变化方面,仍有一些问题尚待解决。