侧重于时序/综合工具开发的EDA初创型企业Incentia Design Systems近日宣布,为90nm和65nm设计推出完整的时序分析、管理和诊断环境TimeBench。
TimeBench构建在Incentia的TimeCraft静态时序工具之上,解决了90nm和65nm设计工程师面临的关键问题,包括片上变化(OCV)分析、信号完整性分析和约束管理。该环境利用了Incentia公司的静态时序分析工具的能力,并增加了先进的OCV分析、精确且有效的信号完整性分析以及自动约束管理功能。
为了减少因模型电压源引起的不精确性,TimeBench在耦合分析中利用了Incentia公司专有的电流源电流偏置模型。虽然传统的基于网络的耦合分析仅仅考虑每一个网络的delta延迟；TimeBench应用基于Timing-Arc的分析,根据驱动时序路径的Timing Arc(时序曲线,不翻译可能更准确)来考虑不同的delta延迟,从而获得更为精确的耦合分析结果。
TimeBench的约束管理器由约束检查器、经过资格认证的Synopsys设计约束写入器和一个约束除错器构成。约束检查器检查约束文件的完整性、正确性及消除冗余约束过程中存在的约束冲突。
该工具环境接受标准格式输入,如Verilog、标准延迟格式及SDC。它以各种时序约束报告的形式提供输出。
本次发布的TimeBench工具适合于Sun Solaris (32位和64位)、Linux (32位和64位)和HP(32位和64位)平台。
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