Cadence Design Systems公司日前宣布, Cadence Encounter数字IC设计平台的核心组件NanoRoute布线器已经实现了其第100个IC tapeout。
据了解,NanoRoute可以针对阻塞、时序及信号完整性问题同时产生并优化布线。优化是在详细布线期间进行,而且是在充分考虑现有网络拓扑、可布线资源、时序以及对信号完整性的影响基础上进行优化。 NanoRoute还可以优化最终布线,以使关键路程延迟最小化,降低导致信号完整性问题的线路弱点,并增强整体可生产性。从而可以实现在项目后期需要更少“修补”的设计。
Cadence表示,自18个月前实现了第一个tapeout之后,NanoRoute已经同时在ASIC/ASSP和COT方法中应用于微处理器、网络、图形、电信和其他设计。
“我们已经选用NanoRoute作为我们130和90纳米设计的标准布线器,”摩托罗拉半导体产品部技术系统与软件副总裁Dave Mothersole表示:“NanoRoute在基于布线的时序收敛及信号完整性防护等方面表现出了突出的优势,使我们最新的几百万门130纳米的设计能够快速地得以完成。”
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