Accellera未能按期提交SystemVerilog 两种Verilog标准冲突在即

由于Accellera标准组织无法按期向IEEE提交SystemVerilog技术,业内将出现两种独立但有可能不兼容的Verilog版本。因此,芯片设计师将不得不在两种标准中作出抉择:一种是由Synopsys鼎立支持的Accellera的SystemVerilog,另一种是由Cadence Design Systems及Verisity支持的即将出台的IEEE 1364-2005 Verilog。

IEEE 1364工作组,也被称为Verilog标准组织(VSG),最近宣布已收到来自Cadence、 Verisity、Fintronic及Jeda Technologies公司贡献的9项技术。这些技术将被考虑纳入IEEE 1364-2005 Verilog中。VSG还宣称,技术捐献的开放期已结束。

VSG主席Mike McNamara表示,“我也是Accellera理事会成员,我们曾商讨了三项举措促使Accellera与IEEE合作共同制定一种Verilog。但无论如何,这些行动都未付诸实施。”McNamara表示,Accellera已决定在2004年3月之前不贡献任何技术,那样,SystemVerilog将可能不得不原地待命,直到2009年或2010年IEEE进行下一次修订。其间,VSG已接受了与SystemVerilog许多特性重叠的技术捐赠。

Accellera主席Dennis Brophy则声称,其组织没有设定向IEEE赠予SystemVerilog的期限,但他补充说该组织还没有准备妥当。“我们的计划是达成稳定性。技术必须经过充分验证。目前要给出一个确定的日期,时机还不成熟。”Brophy说,“如果他们[IEEE]想复制SystemVerilog,好,但他们落后SystemVerilog许多年。”

而McNamara表示,新提交的技术根基覆盖了大部分SystemVerilog。例如,Verisity捐赠的验证结构源于其“e”语言,而SystemVerilog的验证结构来自Synopsys与之竞争的Vera语言。SystemVerilog提供命题支持,而同时有一项建议用于连接IEEE 1364-2005与Accellera特性规范语言。

这些新捐赠的技术将在9月4日IEEE 1364的网站上公布。McNamara表示VSG将在2004年12月底前完成最终草案,经6个月投票后,2005年中新标准将可面世。