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NEC公司日前宣称,该公司已经开发出用于下一代65纳米半导体工艺的多层(multi-leve) Cu/Low-k互连技术。
NEC公司表示,通过改进互连架构和电介质材料,可以将有效介电常数k(eff)减少到3.0。NEC公司表示,与传统架构相比,该芯片的功率消耗减少了15%,而信号速度有24%的改进。
这是65纳米器件的重要进展,因为系统级芯片(SoC)的互连长度将会增加,从而导致互连负载电容率迅速增长。为了控制整个芯片的功率消耗,将低k材料引入互连就不可避免。
NEC公司表示,“我们已采用了dual damascene(DD)结构,由于减少了高k值电介质的数量,与single damascene结构相比寄生电容减少了10%。”此外,使用多孔渗水低k薄膜作为通过和线性电介质,又可以进一步减少5%的功耗。
同时,通过使用DD pore封焊技术,线性阻抗(line resistance)和通过阻抗(via resistance)可分别减少9%和75%。
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