EDA厂商披露SystemVerilog 3.x产品计划,新思一马当先

随着Accellera标准组织开始提供SystemVerilog 3.1语言参考手册,更多EDA供应商公布产品计划及预期的交付时间,以支持新生标准。其它公司也表示将支持该标准,但还没有透露具体细节。新思科技(Synopsys)公司看起来拥有最广泛的产品线及最早的实施计划。那倒也不足为奇,因为该公司向Accellera捐赠了许多SystemVerilog 3.1背后的技术。 其VCS Verilog仿真器目前支持所有SystemVerilog 3.0及SystemVerilog 3.1声明(assertion),对3.1的完整支持预计2004年上半年提供。

Synopsys的Design Compiler综合工具现今支持SystemVerilog 3.0,计划2004年下半年支持3.1。Formality形式等效检验器将于2004年第一季度支持3.0,Vera测试台产品将在2004年上半年支持3.1。

Cadence Design Systems公司最近宣称将支持SystemVerilog,然而并不是完整的3.1规范。明导科技公司发言人表示该公司将在其ModelSim仿真器内添加SystemVerilog支持功能。

众多形式验证产品排好日程,定于明年支持SystemVerilog 3.1声明。这些产品包括:0-In Design Automation的Assertion-Based Verification套件；Jasper De-sign Automation的JasperGold；Real Intent的Verix；TNI-Val-iosys的VN-Check；以及Veritable的Verity-Check。

一些EDA供应商对于所支持的标准是有选择的。例如Jasper公司,将支持SystemVerilog 3.1可综合的声明形式子集。其它公司的支持按照阶段来展开。如Aldec将于2004年第一季度在其 Riviera 仿真器内增加对3.1可综合结构及声明的支持,而在第二季度支持测试台。Novas的Debussy调试器到今年年底支持SystemVerilog 3.0,然后在2004年首季支持3.1声明。Veritools 计划2004年第二季度在其Undertow 调试器内支持SystemVerilog。

Axis Systems将在2004年集成硬件辅助验证,支持SystemVerilog 3.0的可综合子集及3.1声明。为EDA供应商提供VHDL及Verilog 前端的Verific Design Automation正在开发SystemVerilog 解析器、分析器及详细说明器,并支持3.0和3.1版本,并将于1月问世,该公司表示。