65纳米时代惊现新概念??无效率设计

当IC设计进入到65纳米以及45纳米时代,我们赫然发现最大的优势可能不在于充裕的门数量或功率的节省,而是它让我们享有无效率设计(Design for Inefficiency)的余裕,进而找出工艺中全新的设计方法和架构。

Richard Goering

的确,无效率设计(Design for Inefficiency)听起来可不是个伟大的口号。但是,让我们来想想这个问题:既然设计人员有这么多可用的晶体管和逻辑组件,其实已经没有必要将每个晶体管都使用到极限,若是这样,那么设计师该做些什么呢？

首先,他们可以利用高级自动化的C语言合成来快速设计芯片。是的,可能会有一些晶粒面积太大或逻辑闸使用率较低的问题,但对于许多应用来说,这些顾虑在纳米级是不会构成问题的。只要符合功率和性能需求,设计人员最重要的事情是比竞争对手更早一步将新产品交到客户的手中。

他们还可以考虑异步架构的设计方式。在最近举行的计算机辅助设计国际会议(ICCAD)上,卡耐基梅隆大学电机与计算机工程系副教授Seth Goldstein指出,异步电路设计没有时序收敛的问题,可消除全局频率并可容忍参数的变异。虽然这种设计方式得到的面积可能比同步电路大2到6倍,但Goldstein说,“突然间我们在纳米级就得到了那些组件。”

在65纳米节点以后,所有种类的可编程架构都有可能获得更蓬勃的发展。以FPGA来说,虽然它的面积效益劣于ASIC,但将会因为拥有足够的闸数量,而被更多种应用所采用。而可利用高级抽象来快速编程的可重配置架构(Reconfigurable architecture),将会变得更为可行。正如Goldstein在ICCAD上指出的,可重配置电路能够容错、降低制造费用,并缩短上市时间。

在电路级,在虚拟的栅格内放置晶体管和触点是减少制程变异影响的方式之一。如果不用担心裸片上的空间被使用殆尽,可简化设计与制造的简单、规律性布局,将会更容易实现。

首批采用65、45、32纳米工艺技术的技术领先业者可能会担心,如何将芯片中的每一个逻辑门发挥最大限度。但对技术追随者来说,这些主流的设计可能会更关心上述这种快速得到结果 (quick-and-dirty)的设计方法,因为他们不用担心会‘浪费’晶体管。

这种主流的设计概念将会为IC和系统设计开启新的乐章。它们将为EDA世界构筑新的挑战,包括针对端综合、异步设计、可编程及可重新配置架构等各种工具。据我们所知,RTL设计的重要性将随着硅晶微缩而逐渐衰退。当真正的纳米技术IC设计展开时,包括纳米碳管、单电子晶体管、DNA自组装等全新的科技,我们所面对的设计问题将是:如何从极其便宜又源源不竭的组件材料中,快速地设计出一件有用的东西。

作者:Richard Goering是EE Times的设计自动化专栏主编。