Accellera避开IEEE 1364,Verilog标准可能分化

Accellera标准组织最近决定,将SystemVerilog 3.1a捐献给新的IEEE工作组,而不是负责Verilog标准化的IEEE 1364工作组,评论家担心此举将使Verilog语言出现分化,IEEE内部也将有两个独立的Verilog标准机构。

Accellera将向IEEE标准协会(IEEE-SA)最近成立的CAG SystemVerilog研究组织捐献该语言,而不是在IEEE设计自动化标准委员会(DASC)管理下运作的IEEE 1364委员会。该研究组织将以IEEE 1800的名义发布PAR项目授权请求。Accellera要求在EEE 1364和IEEE 1800之间指定协调人。

Accellera主席Dennis Brophy解释道,CAG提供更快的标准化途径,实行一公司一票制,而不是IEEE 1364的一个参与者一票制。“我想,我们将很快就能推出强有力的标准,而不用等待好几年的时间。”

这意味着,两个不同的Verilog标准化工作同时并举。一个是IEEE 1364-2005,是IEEE 1364-2001 Verilog标准的修订版；而另一个是IEEE 1800。SystemVerilog的支持者Synopsys和明导科技拥护Accellera的决定,而强烈支持IEEE 1364的Cadence Design Systems和Verisity的代表则对此持批评态度。

IEEE 1364主席兼Verisity公司高级副总裁Mike McNamara表示,“我认为这是行业的一大倒退。”按照他个人的意见,该语言出现分化的可能性将很可能成为现实。

McNamara指出,IEEE 1364组织提供了众多加快SystemVerilog标准化的提案,甚至也将改变为“一个公司一票制”的政策。

积极参与Accellera SystemVerilog委员会和IEEE 1364的顾问Stu Sutherland表示对Accellera的决定“极为震惊”,他表示,“我们耗费三年的时间无偿致力于该语言的定义工作,就是为了扩展IEEE 1364 Verilog标准。我个人认为被Accellera董事会所出卖。”