基于SystemVerilog的“声明合成”(assertion synthesis)工具提供商、初创公司Bluespec提出的两大语言提案,最近被Accellera标准组织接受,应用于即将发布的SystemVerilog 3.1a。
Bluespec的提案具备合并(tagged unions)和模式匹配,据称提高了设计抽象级,改进了SystemVerilog语言的表述性和可读性。两种概念都被用于其它高级语言中。
SystemVerilog 3.1a将于2004年6月被提交给IEEE。它囊括了对现有SystemVerilog 3.1版本的许多修改,2003年初获Accellera批准。
Accellera的SystemVerilog设计委员会成员 Matt Maidment 表示,合并(tagged
unions)作为数据结构,能提供类型安全和简短描述,提高了正确性和形式验证的推断能力。
模式匹配与案例陈述协同使用,改进了简洁性和可读性,使合并更易于实现,无需费时校验,改进了形式推理。
Bluespec宣称计划将于12月初提供基于命题的综合工具。该公司准备推出一套工具,采用高级SystemVerilog描述并生成可综合RTL,据称能将生成已验证网表所需的时间缩减高达50%。
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