Accellera概述SystemVerilog 3.1a的主要改进

用户和销售商对目前SystemVerilog 3.1规范的反馈暴露出了它的一些缺点和不足。针对这一情况,Accelera标准组织的代表概述了SystemVerilog 3.1a规范的一些改进情况,不久以后该版本将提交给IEEE。这些改进是在日前举行的Accellera SystemVerilog讨论会上公布的。

SystemVerilog 3.1a规范的改进内容包括:全局声明(global declarations)和个别编译(separate compilation)的改进,声明能力的加强,功能性覆盖条件(functional coverage metric)的增加, Verilog程序接口(Verilog Procedural Interface, VPI)的扩展,还有与Accellera特性规范语言(Property Specification Language, PSL)的兼容。另外,EDA厂商Bluespec公司贡献了用于开发高水平综合产品的技术,此产品也是基于SystemVerilog语言开发的。

Accellera主席Dennis Brophy声称,发布SystemVerilog 3.1的目的是得到用户和销售商的反馈。他说:“用户发现了其语言中的不足,我们已经根据他们的需要做出了改进。”

Brophy承认这些改进已超出了最初的预期,但是这些改进会使规范更加完善。他强调:“我认为,与版本3.1所包含的内容相比,3.1a提升和改进了验证的自动化程度。”

Accellera技术委员会的主席Vassilios Gerousis在会议上说,Accellera计划在2004年6月把SystemVerilog 3.1a规范提交给IEEE。其后,PSL要在2004年提交给IEEE,Verilog-AMS、混合信号仿真规范要在2005年提交给IEEE。他强调,Accellera的宗旨是,提交给IEEE的规范要做到成熟、精炼、稳定。

Accellera的SystemVerilog规范测试平台扩展委员会主席David Smith强调, Accellera标准组织和IEEE 1364工作小组正紧密合作,以确保两种Verilog标准相兼容。他表示,Accellera和IEEE在各自的Verilog语言中都努力一致使用巴科斯-诺尔范式表示法(Backus-Naur Form, BNF)。

Smith说,SystemVerilog 3.1语言参考手册(language reference manual, LRM)包含超过200个勘误表和扩展表。他认为,SystemVerilog 3.1a最大的改进之处是在于个别编译(separate compilation)和程序包(packages)上。