Cadence Design Systems近日将推出具有良品率和变量意识的物理设计套件SoC Encounter GXL、RTL综合工具的增强版本RTL Compiler GXL以及Conformal Low Power GXL。Cadence公司表示,其高端Encounter GXL系列工具是一种面向65纳米及以上的具有“良率意识(yield aware)”的IC实现流程。
Cadence市场副总裁Eric Filseth指出,“我们瞄准的是金字塔的最高点——非常前沿的领域,也许只占所有设计的百分之几,但它们倾向于更大规模,速度也更快。”
SoC Encounter GXL提供设计流程多个阶段的良品率分析和优化。它提供多模式和多边界时序分析,最终将包含全静态时序分析。据该公司称,它还具有是业内首创的时钟网格综合能力。
GXL需要代工厂提供额外的信息,包含面向量品率特征化的单元库。Filseth表示,Cadence正与几家IDM合作以获得这种数据。GXL系列还增强了Cadence的RTL Compiler综合产品,包括物理版图估计、自动重新定时、自顶向下低功率分区、多操作模式的协同综合和面向多CPU执行的超线程功能。
该GXL系列产品已上市。Cadence未来将再推出电压优化的GXL版本。
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