行为级综合走到了十字路口

在作为下一代综合工具进入市场十年后,Synopsys公司的Behavioral Compiler工具终于该寿终正寝了。还有什么人能让行为级综合工具起死回生吗？如果不能,那么SystemC仍将只能仅仅是一种建模和仿真语言,它与最终硅实现之间已没有任何联系。

行为级综合的前提是:你从一个仅带有少量实现细节的高层次描述着手开始设计,并让行为级综合工具去处理资源分配和规划。行为级综合的设计周期比传统的RTL编码要快很多,但除了它所具有的某些特别功能以外,设计人员并不愿意去使用它。

Synopsys的CEO Aart de Geus在最近给Synopsys用户群写的一封电子邮件中为Behavioral Compiler工具写了一首挽歌。Synopsys今年早些时候宣布将停止供应Behavioral Compiler和相关的SystemC Compiler工具。

“虽然行为级综合工具提供了比RTL综合高得多的工作效率,但我们发现大多数用户要么不愿意使用这些工具来达到所要求的QoR(结果质量),要么不愿意使他们的验证流程复杂化。”De Geus写道。

考虑到现在所有大的EDA厂商都放弃了行为级综合工具,它们还会有未来吗？Forte Design Automation公司持肯定态度。在去年的DAC(设计自动化会议)大会上,Forte公司预先介绍了他们的基于SystemC的Cynthesizer工具,并在John Cooley的DAC总结报告中得到了比较好的评价。

Cynthesizer工具现在还没有正式发布,但你可以在Forte公司的网站上看到关于它的所有信息。

新兴公司Bluespec现在则发出了另一种信息:忘掉SystemC,并从用SystemVerilog语言编写的声明开始进行综合!这家公司正在开发“基于声明的综合工具”,在该工具中,用户可以使用SystemVerilog语言定义状态元素并根据“规则”来指定其行为。

这一争论可能对电子系统级(ESL)设计的未来是至关重要的。如果基于SystemC的ESL市场真的出现了,而且ESL设计能解决很多系统结构设计师解决不了的问题,那么我们还将需要行为级综合工具。不过,今天的RTL设计师可能更喜欢采用SystemVerilog声明来解决设计问题。SystemC和SystemVerilog的竞赛已经开始,现在就看谁能够在最短的时间里开发出最好的硅片。

作者:葛立伟