STATS推出DFT,降低测试成本并缩短研制周期

独立的半导体测试与封装服务供应商ST Assembly Test Services Ltd. (STATS)最近扩展了其具有可测试设计(Design-for-Test, DFT)性能交钥匙(turnkey)解决方案,该性能据称有助于客户以较低的测试成本及较短的上市时间提高设备的易测性与产量。

市场对移动与无线电子设备的需求继续推动集成电路的功能性及复杂性提升。随着技术进步以及芯片设计的不断复杂,在半导体公司力求以最短的周期提供足够测试面的同时降低测试成本的过程中,测试已经成为他们面临的挑战。因此,DFT在设计阶段被日益采用以减轻测试负担及达到尽早面市的目标。

据介绍,作为其DFT性能的一部分,STATS将提供咨询与技术培训,以分享配置DFT以及各种DFT技术的优势,这些技术包括扫描链插入与自动测试模式生成(Scan Insertion and Automatic Test Pattern Generation (ATPG))以及内建自测与边界扫描技术(Built-In-Self-Test and Boundary Scan, JTAG)。STATS也是业界提供混合信号DFT(Mixed Signal DFT)——一种兼顾设计与测试的设计方法——服务的少数几家组装与测试服务供应商之一。

在初始设计阶段,STATS将提供与实行DFT、优化测试效力、减少测试向量集(vector set)的DFT技术选择等方面有关的咨询服务。在测试阶段,STATS将帮助客户共同进行测试设计、验证、向量生成(vector generation)和测试计划的创建。STATS的测试技术还将帮助客户以强化测试工程的设计,对具有可测设计特点的设备进行有效的测试、调试以及跟踪并修改测试向量。

客户还能够获得STATS与EDA供应商及自动测试设备(Automatic Test Equipment, ATE)供应商之间形成的第三方联系。这些联系旨在帮助客户降低DFT工具成本,与自动测试设备参数的更新保持同步,以及简化ATE配置要求。

STATS负责测试的全球副总裁Jean Emmanuel Perdereau表示:“由于业界朝向更复杂及更高脚数(pin count)设备发展的趋势,测试工作正在快速成为总体生产成本的重要部分。因此,更多半导体公司将转向可测试设计,以降低测试成本、简化测试过程以及缩短调试周期并使产品及早面市。对于这些公司而言,同样日益重要的是将封装设计与选型,热、电模拟,和测试规划调整到上游产品设计周期中。”