一、引言
对于计算机普遍采用的并行总线来说,随着系统时钟和数据速率的提高,多位并行总线变的很难同步。对于每一个并行信号,由于高速会带来噪声和通道间的串扰,CPU必须等待所有的总线全部稳定,以保证它们能够被很好的锁存下来。并且在每一个时钟的有效沿处,数据和时钟的定时关系必须满足建立/保持时间,数据才会被稳定的存储下来。这些并行总线的限制使之很难达到单一信号传输超过1GHz。同时,为了满足更高的带宽要求,目前计算机和通信领域越来越多采用简单架构的串行总线。现在的一个16位或32位的并行总线可能变成为1位或2位的串行总线结构,并且具有更高的数据传输率。无论是复杂的高速并行总线还是串行总线都向设计和调试人员提出了新的挑战。因为当时钟频率达到数百兆或更高时,每个设计细节都很重要,需要认真考虑电路中的时钟分布、信号路径、残桩引线、噪声容限、阻抗和负载、传输线影响以及功率分配等问题。所有这些方面都会对高速通信系统中传输的数字信号完整性产生影响。
二、高速总线中的信号完整性问题
在高速总线中,典型的信号完整性问题包括以下几部分:振幅问题:包括减幅振荡(震铃效应)、“下垂”脉冲(在脉冲开始处的下降振幅)和“欠幅”脉冲(不能达到正常振幅)；边沿畸变:包括预过冲、过冲回摆、过冲、震铃效应和缓慢的上升时间。边沿畸变可能产生于高速电路板布局问题,或是半导体器件的质量问题；信号反射:向外发出的信号会朝信号源头方向弹回,并干扰随后的脉冲。造成反射的原因有可能是端接和电路板布局问题；接地跳动:在电流需求大时可造成电路接地参考电平的偏移。接地跳动由过流、电源或接地回路阻抗引起；串扰效应:当在电路板上出现并行的长引线时,其信号可通过电容和电感的相互感应而耦合,从而产生串扰。另外,快速边沿中较高的电流可增加辐射电磁能,并随之产生串扰；定时抖动:当数字信号在周期间包含有微小的边沿位置变动时,就会产生抖动。这种抖动将影响整个数位系统的定时准确性和同步。
三、定时问题引起信号完整性故障
数字信号畸变产生于许多根本性原因。在并行总线中,与定时有关的问题是非常普遍的现象。
四、总线竞争
当两个驱动器设备试图同时使用同一总线时,就产生了总线竞争现象,它会导致信号畸变。正常情况下,当一个驱动器传送数据时,另一个驱动器应进入高阻抗状态并保持“让路”状态。但如果高阻抗的设备不能及时切换,就会出现两个驱动器争用总线的情况。由于两个驱动器信号都不能通过,故迫使总线形成一个不确定的振幅,这样就可能达不到逻辑电路的阈值电压。
五、建立/保持时间违规
带锁存功能的数字器件要求时钟和输入数据必须满足建立/保持时间的要求。否则会在输出数据上出现不可预见的毛刺,或根本没有正确输出跳变(称为亚稳态效应)。高速同步总线中,对建立和保持时间的要求特别严格,仅分析定时关系很难进行故障排除。
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