两大标准组织在验证语言问题上爆发冲突

2003年07月26日

IEEE协会正致力于把Verisity公司专有的“e”语言发展为业界标准的验证语言,并着手定义下一版本的Verilog语言。但它与Accellera标准组织之间的明显分歧使业界面临越来越大的风险,即Accellera的SystemVerilog 3.1有可能不同于IEEE最终批准的标准。

Verisity公司曾宣布,IEEE设计自动化标准委员会(DASC)已经批准一项名为IEEE 1647的项目授权申请(PAR),以开发一种基于“e”的标准验证语言。这对于数千位拥有“e”代码的客户来说无疑是好消息。但是,考虑到SystemVerilog 3.1已经添加了声明和测试平台结构,一些工程师质疑业界是否还需要“e”语言。

与此同时,Verilog标准工作组(VSG)(又名IEEE 1364)已经宣布一项PAR,并将开始定义下一版(即1364-2005版)Verilog。VSG还在今年的第40届设计自动化大会(DAC)上举办了自己的用户论坛,并呼吁各家机构或公司在8月份前向它捐献技术。

由于VSG没有邀请Accellera参加这项活动,Accellera的主席Dennis Brophy指责VSG没有遵守IEEE的规则,并要求设计自动化标准委员会主席Paul Menchini重组这个工作组,并选举新的VSG主席。

IEEE 1364的主席兼Verisity公司高级技术副总裁Michael McNamara反驳说,VSG一直遵守IEEE的规则,并称现在该是Accellera把SystemVerilog技术贡献给IEEE的时候了。

Accellera主席Brophy还指出,发起“e”语言标准化工作的IEEE验证语言研究小组(VLSG)违反了IEEE的有关规则,因为他们在给委员会成员提供“e”语言时设置了使用限制。Brophy本身是VLSG的成员之一,同时也是DASC筹划指导委员会的成员。

今年5月底,Accellera委员会投票批准了SystemVerilog 3.1以及属性规范语言(PSL)1.01、标准协同仿真API(SCEAPI)1.0和Verilog-AMS2.1。

目前两家最大的EDA供应商在Verilog问题上持有不同的态度。新思公司(Synopsys)强烈支持Accellera,并正在实现对SystemVerilog3.1的支持,而Cadence设计自动化公司认同IEEE 1364-2005项目的努力,并对标准的不兼容性表示关注。所有各方均赞同业界应该只有一个经IEEE批准的Verilog标准,但是在何时以何种方式决定采用何项标准的问题仍然悬而未决。

开放专有的“e”语言并使之标准化将能够保护“e”用户的投资,并使第三方工具更容易支持该语言。但这项举措是否来得太慢太迟了呢？

在新思用户的意见反馈报告中,许多工程师对“e”表示赞扬,但也有许多工程师认为诸如“e”和新思的Vera等验证语言注定会消失。“一旦SystemVerilog就位,没有人将愿意为已经包含在首要设计语言中的功能支付额外费用,”一位工程师在报告上写道。

“显而易见,业界将需要‘e’语言,”Verisity公司战略行销副总裁Francine Ferguson回应道,“Verisity拥有最先进的技术、最先进的方法学和最多的验证IP(知识产权)。而SystemVerilog仍要经过很长的时间才能成为具有互操作性的标准。”

她还透露,Verisity是应客户的要求而决定开放“e”语言的。她指出,IEEE的验证语言研究小组是由LicenseE的成员创建的,而LicenseE是一个向EDA供应商授权“e”语言的计划。“他们感到Accellera的进展比较缓慢,而且他们无论如何都不能绕开IEEE,所以研究小组认为IEEE是最合法的论坛,”她说。

Verisity还发布了一个覆盖和声明接口(CAI),允许用户向Verisity的Specman测试平台开发环境输入外部覆盖条件(coverage metric)和声明。Verisity与0-In设计自动化公司达成一项协议,即0-In公司的声明将能够通过CAI输入Specman。“这实际上在验证工程师创建的测试计划与设计师要表达的设计意图之间架起了联系的桥梁,”0-In公司总裁兼首席执行官Emil Girczyc表示。

此外,Verisity与CoWare公司共同宣布,Specman可与后者基于SystemC的ConvergenSC工具一道进行协同仿真,但这是通过Verisity现有的外部仿真接口(ESI)实现的。Specman用户将能够用SystemC创建执行级(transaction-level)测试,然后在验证流程中使用“e”,CoWare公司行销副总裁Mark Milligan表示。