应用于先进BGA器件的UltraVia基板

未来的电子产品需要一种可靠、经济以及布线密度高的基板,在这方面,薄膜复合基板与传统复合基板相比具有无可比拟的优点。本文介绍一种采用类似半导体生产的工艺在传统PCB层压板上制作高密度薄膜复合层的技术,它不仅能满足高密度互连基板性能上的要求,同时还可降低制造成本。

Rao Mahidhara

可靠性工程师

Jan Strandberg

工艺技术开发经理

Kulicke & Soffa Industries基材事业部

为满足半导体工业持续增长的需要,电子材料业界一直在不断地努力。当前用到的器件I/O数一般不超过500个,大多数情况下裸片比较大而且对I/O数也没有很大限制,但最近情况有了变化。目前使用0.18μm和更细工艺己制造出高密度且速度超过800MHz的集成电路,如像奔腾CPU之类的芯片,这种芯片要求大幅增加现有I/O的密度,以改进封装件的信号和电源连接性能,减少信号衰减。

此类需求导致了球栅阵列(BGA)封装的出现,该封装的贴装焊球呈栅格阵列分布,间距为1.27mm,新一代产品还将缩小为1mm、0.8mm或更小尺寸。

业界专家们注意到,随着对封装小尺寸、高密度和高性能的要求不断增长,以及正装芯片线焊技术本身存在一定的局限性,使得塑封倒装芯片(FCIP)应用正在迅速上升,尤其是对于I/O数在500个以上的应用领域。倒装芯片贴装器件可用于汽车、计算机、通信及消费类电子产品中,据市场顾问公司Prismark估计,1998年倒装芯片BGA产品的产量为2千万片,到2003年将增长为6.5亿片(图1)。高I/O数倒装芯片器件主要用于计算机和通信领域,对于这些BGA产品来说更主要考虑的是性能而不是价格,这与消费类电子产品应用低引脚数CSP(芯片级封装)产品的低成本要求形成鲜明对比。

随着倒装芯片BGA器件需求量增加,要求有机基板也要能够放置大量高密度裸片和焊盘,它与传统基板材料的不同之处在于增加了焊盘之间信号线的数目,同时减小倒装芯片焊盘的尺寸和间距。要想成功地做到这一点,就需要将基板上的线宽和线距降低到20μm以下,这用传统PCB技术很难做到,而且合格率也很低。最近Kulucke & Soffa Industries公司(K&S)发现,采用一种和半导体生产相类似的工艺,可以在传统PCB基体材料上涂覆高密度薄膜复合层。

高密度BGA对基板的要求

基板或中间层是BGA封装中非常重要的部分,除了用作连线以外,其主要功能是提高器件的性能(传输信号、器件各部分之间的数据连接)以及提高密度与转换速度、改善带宽、控制阻抗同时便于电感/电阻/电容的集成。随着I/O数量增加、焊盘间距减小,要想在BGA基板上高效率地布置走线己变得很困难,基板在这方面的局限性成为高I/O数BGA封装发展的障碍。开发倒装芯片BGA封装使之具有更小的焊盘间距和尺寸受到基板本身材料的制约,大数量高密度裸片和焊盘对传统的基板材料提出了新要求。有机印刷线路板具有生产成本低、拥有现成制造设备等特点,比陶瓷材料性能更为优越,在PCB基础上开发出的新方案基本上能满足大部分互连结构的要求。但遗憾的是IC业需要在高热阻低吸潮基板上作出更细的电路,而这方面传统的PCB技术却没有跟得上。

美国国家电子制造协会(NEMI)注意到,按目前的先进封装基板工艺水平,已有少数制造商能提供40μm线宽和线距的信号布线或金属连线,此外25μm线宽和线距也能做出样品,但费用会增加许多。以目前的基板制造技术还不能以较低成本满足高性能或高I/O要求,基板材料在近期内仍将非常短缺,而薄膜复合基板则显现出良好的效果。

要想通过增加电路密度来提高性能,高密度互连(HDI)基板应具备以下条件:

• 较强的材料特性,如高玻璃转化温度(Tg)、低吸潮性和高尺寸稳定性；

• 较强的电气性能和高可靠性；

• 金属薄膜对绝缘层和基板介质具有较高粘着性。

为满足未来高密度电路基板的要求,K&S开发了一种称为UltraVia基板的新技术。这种产品采用类似半导体生产的工艺,在传统PCB层压板上制作高密度薄膜复合层,PCB和各层薄膜复合层之间以定位精确的微孔进行互连。它利用标准PCB层压板及常用印制布线板工艺,可使倒装芯片和引线焊接BGA基板的密度达到最高。UltraVia基板可以用于4层金属PCB(1+2+1),也可用于2层金属PCB,薄膜层的层数还可根据客户的设计要求而定。

与常规双面复合技术不同,薄膜UltraVia基板只能在层压板顶面增加线路密度。K&S技术相比于传统复合技术的另一个重要特性是可以在有限的薄膜复合层中作出非常小的线路,从而能在焊盘之间形成更多信号通路(图2)。此外,使用液态介质沉积技术,可以在较高密度下控制阻抗,有效地改进电气性能达到更快的信号传送速度,尤其在沉积介质的厚度、平面性和均匀性都能满足要求时更是如此。薄膜复合基板层数较少面积较大,特别适用于高I/O数倒装芯片和引线焊接应用,这一技术中所用的顶部金属层宽度为18μm,厚度为4.85μm,其电气性能典型值为:阻抗50Ω,线阻3.0Ω/cm,线电容1.16pF/cm,线电感2.86nH/cm,50μm间距逆向串扰(Kb)小于5%。

试验模型

UltraVia基板使用环氧装填PTH的BT树脂层压板,另外也可以用其他高Tg值内核材料。

K&S使用平板显示(PFD)型设备在大平面基板上沉积薄膜层,金属层的结构形式为用溅射铜层作为参考平面,而用顶部覆镍/金的镀铜层作为信号线走线和焊接表面。光敏介质膜Tg大于220℃,介电常数为3.3,可用作层间绝缘及替代焊接掩膜以制作高分辨率钝化层。

UltraVia基板在开发过程中制作了多个试验模型(TV)。开始时用的TV1有三个薄膜金属层和20～50μm开口孔,用以评估薄膜设计原理、介质性能和金属粘着性。结果发现金属层和布线间绝缘电阻大于10MΩ(超过测量设备的测量极限),通孔尺寸变化对通孔电阻值影响很小,通孔电流强度测试显示流过的电流很大。TV2用于可靠性试验,以研究薄层金属和板内核介质结构之间的相互影响。这些设计都不超出板面设计规范,如铜层厚度、PTH直径、焊盘尺寸与间距以及PTH填充剂等。TV3则是作为一个全功能试验产品设计制造的,用来评估基板、薄膜复合结构及试验裸片对倒装芯片组件总体可靠性的综合影响。TV3所用的12×12mm裸片有2,180个倒装芯片凸焊点,间距为200μm；27×27mm基板上有675个焊球,间距为1mm。

技术可靠性

K&S的UltraVia基板正在作全面认证,认证以两种结构形式进行,即作为封装件和作为板上封装件。所选样品尺寸均符合JEDEC规范,对于大部分测试,LPDT(批内允许次品率)为1%,50%失效率判定也作为可靠性研究的一个部分。

UltraVia基板采用大板形式制造,生产成本具有较强竞争力,其生产在净化室环境中进行,配有在线数据获取、统计工艺控制(SPC)及工厂控制等手段。UltraVia基板是高密度基板的新一代产品,与当前常用复合技术相比,它具有更好的性能/价格比,特别是在I/O数超过500个的全阵列结构深度走线(deep routing)情况下更是如此。

本文结论

随着应用产品要求不断提高,我们正在开始进入倒装芯片技术领域,这就要求基板技术在板密度、信号线布线特性、速度以及信号完整性方面有相应的提高,以便能用于高I/O数器件,如ASIC、高档处理器及图形芯片等。

参考文献:

1. M. Andrews and J. Fisher, "ITRI Update: The Printed Wiring Board High Density Challenge", CircuiTree, October 1996.

2. M. Diorio, Don Hurwitz and Bob Hilton, "Thin Film Technology for Flip Chip Substrate Application", HDI EXPO, August 1999.

3. Larry Smith , C.H. Ang, Foo-Ming Fu, Doron Chosnek, and Dean Perkins, "Low Cost Few-Chip X-LAM BGA Packages", MCM, April 1999.