随着IC产业向130nm以下先进纳米工艺技术的发展,这些复杂IC的制造要求向开发流程更上游转移变得至关重要。如今,IC开发人员必须处理日益增多的由纳米工艺技术和子波长蚀刻引起的一系列问题。在设计早期作出的许多决定往往会复杂化或者简化下游制造过程。因此,业界领先的半导体制造商正在积极地向纳米级IC设计流程中集成制造性功能。具体的实现方法是半导体制造商与电子设计自动化(EDA)工具提供商在有关先进制造技术方面开展紧密合作,确保设计出的IC结构能符合下游步骤要求的线宽、方位和其它设计特性要求。为了减少代价相当高的设计反复次数,缩短越来越复杂的纳米设计进入量产的周期,半导体制造商非常希望使用更高效的可制造性设计(DFM)技术,因此这种产业间的合作将变得越来越广泛。
图1:随着业界向更先进的工艺技术的发展,由纳米和制造效应引起的硅片故障呈上升趋势。
为了应对这一趋势,需要进一步改善设计方法。
先进的集成器件制造商(IDM)一般都能熟练地设计电路,并根据他们对制造工艺的深刻理解优化电路性能。然而在ASIC领域中,设计与制造的分离加大了设计师对制造问题以及制造工程师对制造数据中隐含的设计要素的理解难度。这样,传统的ASIC开发被迫采用更加保守的方法以确保硅片的功能完整,并在生产中达到期望的良品率水平。
传统的验证方法
多年来,ASIC设计师采用传统的签字确认验证方法就可以自信地将设计递交给制造商,并依靠制造商的后处理能力优化良品率。然而,随着业界向先进纳米工艺技术的发展,半导体制造商开始面临许多新的电气和物理效应,这些效应将戏剧性地提高设计复杂性,并最终削弱设计师快速成功流片的能力,无法达成最优的性能。半导体制造商已经经历过有些设计尽管已经通过传统签字确认方法的验证但最终流片失败的教训,而这一趋势在纳米节点时将变得更糟(图1)。
在130nm以下设计中,不断增加的漏电流将提高器件的功耗,由此形成了向更低供电电压发展的趋势。另外,在紧密相邻的互连走线上使用更高频率的信号,也增加了串扰和耦合等信号完整性(SI)问题对由于使用更低供电电压、噪声余量更少的电路的影响。同时,设计师需要解决下游化学机械抛光(CMP)失真问题,以及在子波长蚀刻中使用的更高级分辨率增强技术(RET)带来的问题,并预测它们对关键路径的时序造成的潜在影响。
单纯通过后布局制造数据的校正来解决这些连带效应被证明是无效的。经验表明,纳米器件在制造阶段遇到的问题通常都需要通过不断的设计反复和流片才能解决。在当今快速变化的市场情况下,每次流片不仅意味着需要支出数百万美元的掩模成本,而且由于交货的延迟将导致总体收入的大幅降低。能够在设计过程的早期就解决这些新出现的纳米问题的半导体制造商拥有使纳米设计更快面市和更快进入批量生产的极大优势。因此,业界领先的半导体制造商正在逐步采用更有效的能够预测和解决这些后端制造难题的DFM策略。
准确性因素
过去,一说起满足制造性要求,在很大程度上就意味着在出带后运行设计规则检查(DRC)工具。而如今的设计师需要的是能够准确分析电源、SI和制造效应对电路性能带来影响的工具和方法。反过来说,高效的分析取决于对先进纳米工艺越来越准确、全面的性能表征,而这些工艺通常被反映为设计规则套件和技术文档。
图2:(a)在先进工艺节点,不准确的数据会使设计处于理想工作范围之外；
(b)设计师通过使用精确的寄生数据,可以减少设计余量、改善性能和良品率。
在早前要求较宽松的工艺时代,设计师可以通过创建足够的时序和版图余量来补偿建模近似值和估计的版图寄生数据。然而在更先进的技术节点,纳米效应和制造变化将使设计性能远远达不到用传统工具和方法设计能够达到的任何合理余量(图2)。传统方法中使用的估计寄生数据和建模近似值达不到覆盖由纳米效应和制造变化引起的时序变化所需的精度。
传统的寄生抽取工具可以通过对大量互连图案的系统性分析为寄生电阻电容电感(RLC)数据创建出简单的图案。在这种方法中使用的电磁场解算器(field solver,一种二维或三维电磁场求解软件工具)会用线宽和间距等特殊参数建立结果表格。然后,寄生提取工具需要插入落在计算值之间的任何线宽和间距。在对设计性能的详细时序分析过程中,这些不精确的寄生值会让时序问题在设计阶段隐藏起来,导致实际芯片的性能劣化甚至发生电路故障。
走线的建模
在先进工艺时代,提取方法必须面对越来越复杂的一系列相关因素,包括在更新工艺中发现的走线性能新模型。例如,传统的铝工艺走线形状就有别于铜工艺走线形状,它使用一个镀层来保护铜线免受四周电介质的影响。在这些带镀层的铜线中,电流更容易在走线的铜部分流过,而外面的镀层主要决定电容。因此电阻的等效线尺寸与电容的等效线尺寸是不同的。
由于存在CMP等效应,线的建模也变得越来越复杂,因为这些效应会在个别走线的电阻率中引入宽度变量。在铜工艺中,CMP会磨损铜线的顶端。不同的走线厚度会引起裸模间互连电阻和电容的变化,从而导致等长走线也会有不同的寄生时延。另外,电容也很容易随“伪”金属填充等工艺方法而出现成倍的变化。“伪”金属填充工艺用来提高整个芯片上金属密度的一致性,减少片上的变化。因此,实际走线的真正电阻和电容值取决于它的周边环境,包括可能会影响性能、距离几微米远的架构。
目前先进的提取工具采用电磁场解算器(field solver,一种二维或三维电磁场求解软件工具)分析互连图案的实际模型,并确定走线的实际寄生电容。这些工具使用代工厂提供的详细数据对高级电介质、梯形导体、铜技术、CMP失真和其它性能变化效应提供二维和三维的建模和表征。先进的抽取器能够解决这些片上变化,提供可靠时序分析和仿真所需的精确寄生数据。像工艺规则加密等新方法能够让代工厂向用户和EDA供应商安全地提供精确走线建模和寄生提取所必需的数据。
图3:(a)针对指定工艺、通过全曝光/散焦(de-focus)窗口显示的图像失真,并展示了
可用RET技术通过工艺窗口完全校正的严重失真。(b)使用RET之前(蓝线)和使用
RET之后(紫红色线)的图像失真。RET还可以解决严重的走线端短路、边角圆形化
和触点闭合等问题。
设计影响的扩大
这种代工厂和EDA供应商之间的广泛合作开始逐渐影响具有DFM功能的设计流程涉及到的所有领域。例如,新功能有助于设计工程师在针对子波长蚀刻所需的复杂RET进行优化设计时扮演更重要的角色。过去,制造商可以利用RET改变GDSII制造数据,不需要设计工程师的任何参与。采用这种方式后,像光学接近校正(OPC)和相移掩模(PSM)这样的方法就可以在指定光波长下保持较小几何尺寸的精度。
随着向子波长蚀刻的转移,通过衍射受限系统的成像将导致硅片上的印刷图案产生比半导体物理设计工艺创建的图案更严重的失真。失真效应会影响硅片上图案的保真度和边缘布局,在最坏情况上,甚至完全消除图案(图3)。蚀刻和氧化层增加等其它工艺步骤也会加剧画线和印刷图形之间的失真。除非这些失真得到校正,否则这些不准确的器件图像复制将在生产中导致严重的良品率下降。
由于加深了对这些制造问题的理解,新的EDA工具可以帮助设计师避免潜在的下游问题。新的工具不是去发现设计中是否包含不能在蚀刻中得到正确处理的架构,而是帮助设计师远在出带之前的设计早期确定这些问题。采用这种方式后,即使没有制造专业技术的设计师也能在影响或优化设计性能和设计可制造性方面发挥重要的作用。
随着工艺技术复杂度的提高,保证设计的可制造性仍然要求半导体供应链中所有成员开展紧密合作,包括芯片设计师、知识产权(IP)供应商、EDA供应商和硅代工厂。如OpenAccess这样的产业联盟为发挥更先进的DFM策略提供了设计基础架构的关键要素,并将继续为更有效的DFM方法提供重要的支持。
作者:Mark Miller
DFM行销和业务开发副总裁
Pankaj Mayor
Cadence设计系统公司
Walter Ng
特许半导体制造公司
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