每一种低功耗设计都是不同的,而且都有其特殊的一系列问题需要解决。如果你期望芯片能工作在很低的功耗水平,那么你必须通盘考虑芯片设计的各种要素,而且必须在设计早期引入恰当的设计技术。
在数字蜂窝电话、个人数字助理、MP3播放机和笔记本电脑这类应用中,电池寿命通常是一个关键的考虑因素。降低构成便携式信息家电(IA)系统的芯片功耗会带来巨大的利益。即便是对采用交流电源的应用来说,例如线缆调制解调器和机顶盒,降低功耗设计对降低成本和提高可靠性也是必须的。
处理器和系统设计师有许多种降低功耗的方法。它们包括采用更低的供电电压、尽可能地利用已有的电源管理性能、以及某些降低功耗的可编程技术。
低功耗设计的挑战在于:迄今为止,设计师无法在设计阶段就对各种功耗因素有一个清晰的了解。现有的那些工具只能在设计后期才能发挥作用,而此时要对设计进行根本改变已为时太晚。目前终于有了一些能在设计早期就可使用的技术,即在进行设计编码时就可使用,而这能带来很大的不同。
功耗与供电电压的平方成正比,这意味着降低处理器的供电电压就能大大降低功耗。例如,将供电电压从3.3降为1.0伏,功耗就降低十倍。与此类似,功耗还与电容和网络的活跃程度直接相关。时钟网络是设计中最活跃的网络,它通常产生大部分的动态功耗。
这使得设计师现在必须采用多种设计方法来降低功耗,包括:将设计划分为不同的电压区域以降低开关功耗；对芯片的某些部分实施降压处理以降低漏电流功耗；当电路的某一部分处在保持或静止状态时,以适当的条件对时钟进行门控。但问题是:在创建信息家电采用的复杂SoC系统时,如何确保这些新的设计方法始终能得到遵守。
一个采用Verilog或VHDL语言的寄存器传输级(RTL)描述可用作这种系统设计的一个规范。当对RTL进行编码时,应当在设计早期就考虑必要的节电技术。一种基于快速综合的预测性分析方法、内置仿真器和开关分析引擎的使用、以及快速设计交叉技术能够在设计过程的早期观察和有效地指导这类设计。
功耗的来源
大多数芯片都采用CMOS工艺进行制造。我们首先给出CMOS电路动态功耗的方程式表述:
P = 1/2×a×C×V2×f
其中P代表功耗,用瓦表示；a代表活跃系数；C代表负载电容,用法拉表示；V代表供电电压,用伏表示；f代表时钟频率,用赫兹表示。该方程式表明基本上可用下述四种方法来降低功耗:
* 降低供电电压V
* 减少容性负载C
* 降低时钟频率f
* 减小网络活跃系数a
0.13微米以及更先进工艺的一个主要问题是漏电流功耗。因为每一代新工艺技术的漏电流都较前一代有约五倍的增加,所以漏电流功耗在不久的将来有可能占整个功耗的绝大部分。解决漏电流功耗最有效的方法之一是在某些系统操作模式期间彻底关断设计的某些部分。显然,这一思路会对设计方法带来一些重要影响,因此在整个设计过程中都要小心在意。
预测性分析
在设计周期的早期解决潜在低功耗设计问题的能力对提高设计生产率至关重要。当我们在RTL代码开发期间解决这些问题时,我们不仅能得到更优化的设计,而且还能提高设计过程中采用的其它工具流程的效率。另外,一个确实完美的RTL代码无论对目前还是对以后的系统实现都大有好处。
采用预测性分析方法分析此类问题的主要目标包括生成这样一个系统,它采用在给定的设计约束条件下高效引导设计过程向设计目标收敛的政策来满足RTL设计的需要。一个政策是针对特定用途的设计规则的集合,例如与特定标准和特定设计工具相关的设计规则。政策可被扩展,因而允许设计师更容易地开发和管理定制的规则组合。
这非常重要,因为每一种低功耗设计都是不同的,而且都有其一组特定的问题需要解决。具体来说,系统要完成许多功能,包括:政策申请、政策生成、以及政策分析和报告。通过一个快速综合引擎、一个基于周期的内置仿真和开关分析引擎、以及一个工作于更高抽象级的快速设计交叉数据库,就能确保实行有关的政策。
低功耗设计方法开发
一种基于设计预测性分析的设计方法能以多种方式提供低功耗设计指导。我们以时钟门控为例。时钟网络产生很大部分动态功耗是由于两个原因:时钟网络是设计中最活跃的网络,而且时钟网络占整个设计容性负载的很大部分。尽管时钟门控方法被认为是降低时钟功耗的一种有用技术,但在一个特定设计中寻找合适的门控对象是一个复杂的问题,这是因为在一个典型的设计中存在着大量的触发器。
这里所需要的是一个能对设计中的每一个触发器进行分析的工具,以便为一个特定设计提出一组合适的候选时钟门控网络。另外,设计师选用的探询方法将引导这些选择成为对设计功耗有最大影响的一类。可视化工具有助于突出显示设计中那些受到时钟门控影响的区域,它们对帮助设计师在此过程中改善设计也很必要。
类似的指导有助于开发一些相关技术,例如,监测评估的使用可引导对大耗能单元内的输入进行锁存；在仅通过考察计算所涉及的某些位就能得出结果的地方,尽可能使用预计算；用于低功耗操作的有限状态机的编码；以及采用减少设计中脉冲干扰活动的设计技术。
尽管开关功耗目前占总功耗的最大部分,但在决定一个特定设计的整体功耗时漏电功耗正起着越来越大的作用。为了降低功耗,休眠或待机模式通常关掉处理器特定部分之外的所有电路的时钟。因为CMOS的功耗与信号变化频率成正比,关掉处理器的时钟能极大地降低功耗。但系统即使工作在这样的操作模式下,也可能仍然有漏电流损耗。
解决漏电流功耗的最好方式之一是在某些系统操作模式下,完全关断设计的某些部分。显而易见,这一思路将对设计方法带来重要的影响,因此需要在整个设计过程中予以仔细考虑。在这种场合,对来往于有可能被接通或关断区域的信号要给予特别的关注,因为它们有可能产生“浮动网络”问题。为避免此类设计问题,必须在适当的位置采取恰当的隔离方法。类似地,在将设计分割为多个电压区域时,对途经不同电压区域的信号一定要配置合适的电平转换单元。无论单元插入是在RTL级还是网表级(这取决于该处所采用的设计方法),RTL代码都能用来指导该插入并提供对最终设计网表的检查。
在设计周期的早期阶段就应着手解决与设计方法相关的一系列问题,以便成功实现低功耗设计的最终目标。预测性分析为我们提供了一个在设计周期的早期阶段解决这些问题的灵活方法。Atrenta公司的SpyGlass工具可为RTL设计师提供预测性分析指导,设计师能得到立即反馈。这不仅能帮助我们得到更优化的设计,而且能提高其余设计过程的效率。
作者:Bhanu Kapoor博士
技术总监
Atrenta公司
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