台联电(UMC)与益华计算机(Cadence)日前共同宣布,针对以0.13微米及以下工艺所设计的系统级芯片(SoC),合作推出数字设计参考流程。
此设计参考流程所采用的IP链接库与内存,系来自于提供硅验证IP与ASIC设计服务智原科技(Faraday Technology)。此RTL-to-GDSII设计参考流程运用台联电的尖端技术,将高速晶体管与低漏电晶体管整合在同一个芯片上,并适用于有线及无线应用产品。
以益华计算机Encounter数字IC设计平台为基础,这项设计参考流程已经通过台联电0.13微米高速工艺的验证。随着0.13微米及以工艺在设计与生产间的相互依赖性日益提高,此一整合性设计参考流程在保有硅晶圆品质之下,借着降低在设计阶段的重复动作以及光罩重制,为客户提供了从RTL到实际生产上可行的设计流程。这在设计数百万闸极系统单芯片与加速产品的上市时程来说,是十分关键的因素。
“台联电持续强化我们的系统单芯片晶圆专工解决方案组合,以帮助设计复杂系统级芯片的设计公司更快更成功推出其产品,”台联电设计支持部部长刘康懋表示；“透过与益华计算机的紧密合作,我们可以确保其数字IC解决方案可与我们制程充分配合。” 这项设计参考流程结合了益华计算机的尖端科技,包括Encounter RTL Complier、First Encounter GPS(Global Physical Synthesis)、NanoRoute,Fire & Ice QX、CeltIC-NDC,VoltageStorm电流分析和Assura物理验证。并使用了“以拉线为首要考量”(wires first)方法以因应进行纳米设计时的关键难题,如时序收敛、信号完整性与电源整合性。
京公网安备 11011202001138号
