Actel公司日前推出了最新版本的Libero集成设计环境(IDE),新特性旨在增强基于该公司FPGA设计的灵活性、效率和性能。Libero IDE 7.2具备增强的SmartGen、SmartTime和SmartPower工具,为IP生成以支持Actel Fusion可编程系统芯片(PSC)系列提供了新功能。它还为使用Actel Fusion ProASIC3和RTAX-S家族的设计人员提供先进的时序和功率分析功能。
SmartGen工具为用户提供了设计自动化功能,引入现有的内核,并为基于Fusion的设计创建新内核。新特性包括一个样本序列发生器、配置器和可视锁相环(PLL)配置器。此外,监测模块变化和依赖性的状态管理功能可以将监测信息直接传递给Libero,使设计人员只点击一下就能更新所有相关的模块。
SmartTime特性提供基于工业标准的静态时序分析能力,简化了从ASIC到混合FPGA的转换。时钟源延迟分析是另外一个新特性,有助于设计人员根据周围环境分析FPGA时序。
SmartPower功率分析工具使用户能进行详细的功耗分析,帮助保存能量,减少成本并改进设计可靠性。如今该工具能为网表、门、I/O、RAM、FIFO和时钟等按照元件类型生成模块功耗信息。
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