模拟电路面临电压和电路拓扑结构方面的挑战

在数字领域,越小的就是越好的。小的器件明显只需较少的裸片面积,并且比大的器件速度快。小还意味着较低的电压,这会产生更少的功耗。

然而,许多模拟电路受噪声性能所限,不像数字电路那样能从更小的几何尺寸上受益。一个基本的局限来自于采样。当一个模拟信号在一个电容上被采样(一种普遍的操作方式)的时候,相关的热噪声电压和(kT/C)的平方根是成比例,这里k是Boltzman常数,T是绝对温度,C是采样电容。

当一种工艺的电源电压降低时,可用于表示模拟信号的电压范围通常就缩小了。尽管如此,很多模拟电路还是能从0.5微米转移到0.35微米甚至0.18微米工艺上来,因为新的电路拓扑结构把可用的模拟信号范围扩展到了最大,如从高度cascode运算放大器到cascode的多级设计转移。不幸的是,这种明显的电路技巧已经被采用过了,并且似乎电源的进一步下降也将明显突破模拟电压范围。

这意味着底噪声(noise floor)必须减少到能维持给定的信噪比。但是因为有kT/C公式的平方根关系,要降低一半的噪声必须将电容增大到4倍。大的电容必须由高跨导的器件来驱动,才能保持相同的速度。虽然更小的几何尺寸有助于提高器件的速度,但整体上它们不得不消耗更多的电流。

即便电路里不使用采样电路,也要服从于低电压下的严格噪声限制。另外,小尺寸器件的固有电压增益会减少,漏电流损失会变得很严重。所有这些都意味着很多模拟电路不能从小的几何尺寸中受益。在相同的性能下,与设计成较大的几何尺寸(较高的电压)相比,模拟电路并没有变小,功耗也没有减少。

因此,在0.13微米特别是在90纳米工艺中,流行趋势似乎是把模拟电路运行的电压保持在高于数字内核晶体管所允许的电压值之上。许多制造商利用I/O晶体管设计它们的模拟电路,I/O晶体管具有的门长度是0.35微米(对于3.3伏 I/O)或者是0.25微米(对于2.5伏 I/O)。在这种方式下,它们既拥有更高的互连密度和更低的寄生参数,又避免了电压的限制。利用这一方法,在向90纳米CMOS的转换时可能需要对模拟模块重新设计以满足不同的晶体管和新的设计规则的要求。不过,现有已经验证过的电路拓朴结构的寿命可能比以前预想的要更长一些。

作者:Eric Soenen

Barcelona Design公司模拟综合引擎研发部的主管。