以解析器源代码助阵,Verific欲催热SystemVerilog工具市场

通过采用一种迂回包抄的方式,Verific Design Automation公司期望将SystemVerilog语言置于每一个芯片设计师的桌面电脑上。

该公司此次推出的是其所号称的率先实现商用的SystemVerilog解析器(parser),此解析器被Verific作为源代码提供给EDA供应商,而非芯片设计师。这些供应商预计将构建SystemVerilog产品,用于综合、形式验证、仿真、加速和其它基于HDL的应用,以加快SystemVerilog的普及。

Verific的SystemVerilog解析器采用独立于平台的C++写成,除支持3.1a的声明(assertions)以外,支持完整的SystemVerilog 3.1语言定义。早期用户在形式验证和HDL可视化工具中使用它。Verific公司总裁Rob Dekker相信,此举将引发SystemVerilog工具迅速增多,从而使设计师受益。

Verific公司运营副总裁Michiel Ligthart还强调了另一项优势:如果足够的EDA供应商使用Verific的SystemVerilog解析器,那么与一种工具协同工作的SystemVerilog描述也可与许多其它工具相互配合。单独的标准无法保证这点,因为不同的工具通常支持不同的语言结构,Verilog 2001就是佐证。

与其它Verific的工具类似,新SystemVerilog解析器包含一个分析器和一个Elaborator。Verific计划在2004年余下的时间里在额外的版本中扩展Elaboration。

除了Verilog 2001和Verilog-AMS测试包之外,Verific还提供SystemVerilog测试包。该公司销售的其它解析器支持VHDL-93、Verilog 1995和2001、Verilog-AMS和特性规范语言。此外还提供面向EDIF、SDF和Liberty库格式的阅读器。SystemVerilog Parser起价为10万美元,可得到解析器和分析器不含版税的源代码许可。按时间定价的授权起价为每月4,000美元(仅供参考)。