随着半导体密度的快速提高,带动技术进入全新的境地,其中,后深亚微米技术是全球最有活力的领域。“在大约130纳米以及以下的工艺条件下,除非你开始应用解析度增强技术(RET),否则你只好接受很低的成品率。RET技术在一年内会成为真正的热门话题,” Gregory K. Hinckley,这位在出生后3个月大时就来到中国并在中国生活过2年的Mentor Graphics公司总裁,在接受《电子工程专辑》专访时表示,“这种压力在由130至90纳米,以及由90向55纳米转变过程中会更明显。”RET技术,例如光学邻近校正(OPC),通过特定的算法来设计光掩模层,以确保在130纳米以及以下尺寸的芯片上蚀刻出正确的特性。
Hinckley强调的另一个重点是设计的可制造性,这再次和后深亚微米技术有关。传统上看,穿孔是蚀刻和成品率徘徊不前的一个主要缘由。穿孔是一个金属层到另一个金属层的金属连接,而且其几何尺寸差异较大。随着金属层数的增加,穿孔的数目也在增加,所以它属于制造问题的领域。问题的关键是有时设计是正确的,只是没有为成品率进行优化。EDA工具开始介入这一个领域。
将设计与制造结合起来
EDA工具可用来进行设计的成品率验证。工程师们会发现有时电路功能是正确的,而引起物理失效的重要因素是实现的过程。“当你考察IC的某些部分时,你会注意到一些局部设计一致性很好,但另一个部分有很多被压缩的设计。类似这样的设计比一些更一致的设计更容易出现粒子缺陷。有些设计部分容易成为粒子缺陷攻击的目标,它将是灾难性的。”Hinckley说。
“如果你使整个裸片的设计变得更一致化,缺陷的可能性就降低了。同理,如果你把两条金属线移在一起,那么你就有可能遇到一个搭电桥的机会。但如果没必要把这两条金属线靠得那么近,出现电桥的可能性就会降低。因而你需要做的事情就是留出一个适当的空间。”Hinckley分析到,“这类似于可制造性设计范畴下描述的那些概念,也是EDA界正在关注的主题。在IIC-China 2004的EDA高峰论坛上,当我们说必须要有一个可制造性设计解决方案时,没有一个公司敢说他们已经有了,此刻我们正在谈论发展趋势。EDA业界大概在2005年初开始引入可制造性设计DFT工具。”目前,Cadence、Synopsys等美国EDA公司在争论是否必须将可制造性设计工具嵌在EDA设计工具之内,这不同于现在到GDSII之后才弥补的做法。
IC大批量生产的成本问题也是业界目前重点关注的问题。过去一度认为在实现大批量生产时,可假定单个逻辑器件的成本在10美元左右。同时,版权或专利费用可能会抬高价格,这个成本也在10美元左右。“如果你要用10万个器件来平摊200万美元批量的费用,你将发现单是成本这一项就让工程难以为继,更别提晶圆代工厂的成本了。”Hinckley说。
造成这种现象的部分原因是复杂度,在特大批量时还有材料的问题。Hinckley认为相移掩模是一个很重要的原因。在相移掩模中,通常要做两个掩模。从以往的经验看,掩模采用两维方式制作,即X和Y轴。当进行相移掩模时,先需要在X向配置上做一个掩模,并复制几乎所有的特性到Y向上,这些特性的距离就是一个相移,用光反射实现,“所以当遇到相长干扰和相消干扰时的掩模费用非常昂贵,也许要100万美元。在这种情况下,压缩整体成本的一个方法是降低掩模和掩模安放的成本。”
推进平台设计、IP和描述语言的标准化
基于平台设计的概念就是解决设计成本的问题。如果一个器件设计需要2,000万美元来开发,100万或200万美元用来掩模,那么要解决的一个问题就是如何降低掩模成本。“我们要应对两个低阶模块,即寄存器和加法器,实际上我们需要向更高功能前进,包括总线、外设、处理器和DSP。这些都是IP模块,随后要做的就是增加可使用的模块数量。组合逻辑要预确定,它变得更即插即用化,”Hinckley这样解释了基于平台设计的概念,“这方面正在取得进展。”
设计复杂度的提高使 IP标准化的重要性日益提高。Mentor Graphics目前担任了IP标准化协会VSIA的主席。“这个协会的使命在于把六或七个公司联合起来,比如说我们赞同一个平台,IP兼容是必需的特征之一,我们还将打造一个平台设计工具,它对所有的协会成员都保持一致。” Hinckley表示,“现在已进入早期开发阶段。所涉及的全部工作就是为了便利IP的复用,就是用不到2,000万美元的工程成本实现一个复杂的高性能器件的开发。这部分工作是必须要做的。”
“由我们担当主席的Accellera组织正在进行设计语言标准的设定工作。Accellera在Verilog、VHDL、System C和System Verilog方面都很活跃。我曾经提到的挑战之一就是在开始编码之前,就能够实现软件和硬件的平衡。在你决定软件和硬件的划分之前不要进行总体设计。” Hinckley说,“掌握概念性设计是System C和System Verilog产生的原因。”System C起源于软件工程师的传统做法,并在C语言内部进行硬件扩展,而System Verilog产生于硬件描述语言。
语言的发展也与设计技术的进步和要求息息相关,而且颇具戏曲性。“在1993和1994年间,普遍的看法是Verilog死了,VHDL将统治世界。因此一切有利于VHDL发展的东西都来了。所有的政府和大公司一度都赞同它,唯一不支持它的人群是工程师。”Hinckley笑言,“我们是不可知论者。大概这是我们曾经正式支持System C后来又放弃它转而支持System Verilog的原因。 System C的问题之一是其为一种描述性语言,而不是今天所需要的那种可综合语言。”
硬件仿真:Mentor Graphics积极介入的另一个领域
VStationPRO是 Mentor Graphics Vstation系列的第六代产品,可以进行1.6到120百万门设计的RTL和门级验证。它实现了设计在硬件设备上的自动划分和综合,成功地实现了软硬件协同验证和强大的分析、调试功能。总结其主要优势包括仿真加速、代码直接验证和在线仿真。
“这就是系统仿真在系统有效性验证方面的应用。常规的做法是在艰难地实现原型设计之前首先开发器件仿真装置。你在仿真器上生成的东西可以是整个器件的多个原型设计,人们可以就此开始编写驱动软件,”Hinckley这样描述硬件仿真器的作用,“还有一个最传统的应用,也就是验证SoC。你已经生成了相应的SoC可编程逻辑器件,现在你可以开始测试编程。所以它可用在一个芯片的硬件有效性验证上,用在软件开发上,还可用在系统集成上。我们有机会提供更多的硬件产品。”
硬件仿真器可以应用到多种应用中。作为例子之一的是一些基站公司的多组件仿真,分析它们在一起的表现怎么样,然后对整个基站的子系统进行分组测试,最后才是组建系统。在这种情况下它是一个系统测试设备。而对于SoC设计公司来说,仿真器可帮助他们进行半导体级验证。按照 Mentor Graphics工程师的介绍,其验证速度较采用纯软件仿真环境要快数千倍以上,甚至数万倍。
2003年9月, Mentor Graphics与北京大学微处理器研究开发中心共同建立了“SoC硬件仿真与验证中心”。
给中国的IC产业把脉
“我预计今后五年中国的晶圆代工业可能会雇用更多的人才,产生更大的收益,需要更多的资本投资,而且出口会更多。就我目前看到的电子制造业来说,中国最大的单项投资在晶圆代工业。从EDA世界的观点看,中国有两件事情非常令人感兴趣:一件是目前大力发展、而且越来越重要的晶圆代工业,另一件就是系统级芯片。”Hinckley说。
“我不认为集成电路设计目前在中国很热,应该还处在投石问路的阶段,更多地是在参照和学习别人的技术,而且事实上很少能进入商业化生产,” Hinckley这样认为,“中国主要在做0.25和0.35微米设计。这时不存在需要解决的具体EDA设计问题,因为它们十年前就已经解决了。”
“只就单芯片来说,做一项复杂设计需要200到600人。这个话题归结到我为什么认为中国正在进行大量的探索工作,就集成电路设计来说,没有人愿意冒大风险,即使在美国和欧洲,那里有一些资产达数十亿美元的知名公司,他们也无法承受很大的探索风险。我认为整个中国集成电路市场大约有5亿美元的收益。这5亿中的75%低于100万美元。中国有三家大晶圆厂,在相对短的时间内,中国肯定会有集成电路设计的市场。”
在讨论到什么在妨碍中国设计的商业化问题时, Hinckley认为风险投资是其中一大因素,“设计一个器件就需要2,000万美元,更别提制造它了。美国的风险资金来自大公司,在欧洲则完全不同。中国的政府部门有可能会推出风险资金的举措。”
“我们相信中国的IC设计将跟上趋势,而进入这个市场的门票就是系统市场。一家集成电路设计公司要成功的话,方法之一就是和系统公司更紧密合作,规避所有的工艺技术风险。他们需要把两者结合起来,这也是为什么美国的IC设计公司正在设计该类芯片的原因。”
扩展在华高等教育计划
Mentor Graphics今年3月与中国教育部签订理解备忘录,协助中国推动集成电路设计工程专才的培养,并推进整体行业发展。按照备忘录要求,Mentor Graphics公司将向北京大学、清华大学、浙江大学等九所重点大学,包括提供领先EDA产品、培训和支持,用于教授与IC设计学员的基础理论教学。课程和培训内容包括Mentor Graphics公司FPGA设计流程、模拟/混合信号和RF IC设计流程、物理验证、可测试性设计以及面向系统设计和高速的PCB工具。
目前,中国超过40所大学在其日常课程或研究项目中采用了Mentor Graphics公司的工具。
作者:张毓波
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