用缓冲器减小差分信号线和时钟分配中的抖动

在高速通信系统设计时,高性能时钟缓冲器应用中时钟信号出现的长期和短期抖动将对系统稳定性和可靠性产生严重影响。通过优化时钟树设计、电源和电路板布局设计,设计工程师可以降低时钟抖动。本文分析了差分信号线和时钟分配中抖动的产生和对系统的影响,并介绍了降低时钟抖动的设计方法。

在通信设计中,我们常用不带锁相环(PLL)的高性能时钟缓冲器进行时钟信号的复制、发送和扇出(fan out)。此类应用中,由累积抖动产生的误差将严重降低系统的性能和可靠性,因此对长期抖动(累积抖动)的敏感度考虑十分重要。尽管这些器件比带有PLL的缓冲器敏感度低,但它们的确会产生一定时钟周期之间的短期抖动。相对于输入参考时钟,传输延迟和输出偏移也会引起额外的误差。

由于这些缓冲器通常用于高速串行通信,设计工程师应对系统环境进行优化,如电源、输入及输出传输时间、电源要求以及电路板布局,以便尽可能减少相关影响,并扩大时钟分配预算。不带PLL的时钟缓冲器在时钟分配网络和差分信号线中的表现的性能有很大的不同。

信号抖动问题

当对单时钟信号进行分配并扇出过多的复制信号时,累积抖动的影响特别大。这些信号不同于带输入参考时钟信号的输出时钟信号,而且彼此也不相同。输出时钟信号与输入参考时钟信号的频率关系可能是1:1,或者采用分频器得到1/2x或1/4x输入参考时钟频率的输出时钟信号。因此,高性能对应于高频率(大于100MHz),也意味着对额外抖动的准确度要求较高,通常小于10皮采样(picosamples,一个采样的百万分之一)。输入-输出延迟产生的相位误差(Tpd)小于1纳采样(nanosample,采样的十亿分之一),输出-输出偏移(Tsk)通常约为150皮采样。

在设计中,清楚地了解给定时钟树的每一分枝(branch)的要求很关键,这样可以正确地选择合适类型的器件来实现最佳的性能。这包括详细了解每一分枝中的每一分叉(leg)的频率要求,每一分枝的每一分叉与参考时钟以及相互间的相位关系,以及对周期到周期之间的短期和长期(累积了n个周期)抖动的准确度要求。此外,传输线的实际负载和端结器(termination)负载对于保持波形的完整性也十分重要。

我们以一个为控制和数据路径设计的时钟树为例子,来讲述如何了解这些要求。对于控制而言,时钟频率必须能稳定在ppm级同时短期抖动非常低,以便保证时序预算的设置和控制,这些对寄存器间的信号传输十分重要。数据路径时钟则必须具有极高的短期抖动精度,同时保持长期抖动的稳定性。所有的时钟发生器都能在某个时刻产生一个或一系列不符合最小脉冲宽度指标的脉冲。

这种脉冲会产生一个突发的短期相移或频移,它会在带PLL的下游器件中产生漂移,而对于下游不带PLL的缓冲器则可能会产生相位误差。对于带PLL的零延迟缓冲器来说,我们将这一指标的平均值作为累积抖动,这儿“累积”是指2个以上的连续周期。

大多数设计对短期脉冲宽度变化十分敏感。如果设计采用上升沿和下降沿双边时钟机制,则占空比较好,同时保持半周稳定、半周抖动。不过数据路径对频率的稳定性和准确度要求则不一样,比存储器和控制路径更严格。数据路径指标反映了长期准确度,以累积抖动指标进行衡量,其中累积长度为若干周期,通常为10,000个周期。

短期抖动要求传输是逐周期完成,例如从一个寄存器传输到另一个寄存器。在数据路径传输中,需要同时考虑短期及累积误差。

其中一个问题是应该考虑由累积误差引起的漂移,它也会影响下游PLL器件。这些器件也会跟踪由带宽和频率响应引起的高频输入抖动,以及下游器件要求的启动和保持时间引起的短期抖动。换言之,数据路径将记录来自信号本身和自身时序链中累积的抖动。

与带PLL的缓冲器相比,不带PLL的缓冲器在直流环境下对变化的更不敏感,但是由于ASIC、存储器、CPU和芯片组之间的I/O匹配要求,这些缓冲器将产生一定的抖动、传输延迟、输出偏移以及最大频率等误差。

此外,与电源耦合相关的瞬态现像会影响性能和准确度。电源开关调制、板上电路及如传输线均衡负载的同时开关和交叉耦合/串扰以及端结器等,都会产生误差以及影响缓冲器的输入敏感度。像其它带PLL的器件一样,输入信号的质量也很重要,它们受输入偏移率、占空比、电压摆幅以及共模抑制影响。

差分信号的抖动问题

以上情况同样会发生在差分信号线中,设计工程师必须根据不同的应用要求进行选择。例如,差分信号标准可直接减轻共模问题,并工作在低功率条件下。由于电压摆幅小同时功耗低,差分I/O具有更高的共模抑制比和更快的速度。目前最流行的三种差分I/O规范分别是低电压正射极耦合逻辑(LVPECL)、低电压差分信号(LVDS)及高速晶体管逻辑(HSTL)。

缓冲器可简化差分信号传输的一些端结器要求,但也有例外。例如,背板应用中要求同轴电缆的两端都有端结器电阻,即将330欧姆电阻接在背板前,50欧姆电阻接在接收器的输入端。当去掉带有接收器的线路卡时,330欧姆电阻可提供稳定的噪声环境。

如果差分信号是点对点传输,我们可以去除330欧姆电阻以节省元件、空间及成本。由于用于驱动点对点传输的LVPECK是一个开放源,因此与VTT相接的标准50欧姆电阻仍保留。即VTT的50欧姆电阻作为驱动器上的电压负载(VOL)。如果去除这个电阻,接收器端收到的信号波形可能会变差。像输出驱动器一样,一些PECL和LVPECL都有类似于推拉式的输出驱动。由于来自330欧姆电阻、背板连接以及传输线的负载效应发生改变,驱动器波形也就略有不同,但这种波形本身就是设计用于这种模式。

还有一些器件在其输入端带有以裸片方式实现的内部端结器,可以轻易地中断连接。由于工艺的原因可能产生端结器的不一样,因此不同的器件实现的波形可能有较小的差异。

通常,在两个电阻间的中间点上常常会出现噪声。在差分信号线上,直流稳定点由两个驱动器的平衡来决定。给定VTT后,它就驱动相应的直流电平,高过这个直流电平的电平称为VOCpp,该电平被定义为“驱动器共模峰峰值”,是输出驱动器驱动电平和驱动器对接收器产生的环境效应之和,通常这是在PCB设计时产生的。在任何情况下,采用一个电容或RC滤波器(抖动滤波器)就可以抑制掉这种噪声。

确定性的抖动就像外部和内部干扰一样,会引起意外的波形失真,产生不理想的波形。它从何而来呢？产生确定性抖动的两个来源分别是电源和布局。

如今的高速设计已经与原来的不一样了,布局设计比以前更容易影响波形的完整性。在“高速”的概念中,接地设计是设计中非常重要的一环。通常高速时钟器件提供一个集中接地区,注意可能出现的地线回路,隔离可能的数字和模拟地,并在器件附近或器件之下的一个公共点上单点连接。从RF到高速数字电路的各种设计中都必须注意数字地和模拟地的连接,以减少IC中的噪声。

在差分布线时,如果连线的长度不相等,或者从驱动器到下个接收器间不是平行布线,就必须加上电容或RC滤波器。除了信号偏移问题,还包括射频干扰或从邻近布线和板上其它器件产生的辐射。如果两条线都传输相同信号,在差分形式下,两条线上的信号差将得到0偏移。如果布线不按这些规则进行,比如端结器未接好,或者受邻近布线的影响,则两条差分传输线上的信号差便会成为干扰,从而在两级电路间产生噪声或抖动,随着电路级数增多,这种抖动也会缓慢累积。在可能的情况下,最好选取洁净的信号。

在延迟参数中定义了如何测量时钟树中某一级或简单的缓冲器的抖动成份。多数数字示波器带有一次成像(one-shot)测量功能,可捕捉到抖动。确定性抖动可通过Tpd抖动来测量,即用延迟测量探针所测之值减去传输延迟抖动(也称为I/O抖动)再减去输入抖动便可得到。其中输入抖动是给定的输出脚与输入脚之间的信号之差。

理论上来说,输出引脚上没有抖动,即传输延迟中有一部分是由于从测量值中减去传输延迟来计算固定抖动而产生的。在测量抖动时,先对其进行快速傅利叶变换(FFT)来确定其频率,然后采用一个小型滤波器(可以仅增加一个电容)再测一次。通过实验和误差往往会得到可信的结果,反复进行直到完成。

作者:Ian Chen

首席技术官

Martin H. Eastburn

高级应用经理

Cypress 半导体公司