FPGA供应商采取措施解决功耗问题

甚至连ASIC供应商也不否认竞争的FPGA器件在系统设计中越来越重要。但是在一些系统设计中,这些可编程芯片能否克服自身的功耗问题以取代强大的SoC器件仍存在许多疑问。

FPGA供应商表示,他们注意到了功耗问题,并已经对他们的产品规划做出了相应调整。事实上,赛灵思设计Virtex 4 FPGA器件时的目标之一是尽量降低功耗。“在过去的两年里,功耗已经成为亚100nm设计的重要问题,”赛灵思的产品行销总监Chuck Tralka表示。

在工艺技术方面,赛灵思与其代工伙伴台联电合作实现了一种用于晶体管的三栅极氧化层工艺,可使三个不同的栅极氧化层协同工作。例如,在配置单元中的晶体管可以添加一层绝缘材料以减少漏电功耗,而且与其它晶体管相比,其转换频率较低,所以性能的下降可以忽略不计。

顶级FPGA供应商是率先采用新工艺设计规则的半导体厂商之一。他们的器件支持众多由内部开发或来自第三方供应商的IP核及嵌入式处理器。赛灵思和Altera等供应商都在扩充自己的软件开发团队,以使其工具能跟上芯片的发展。

与其它芯片厂商相比,他们在业务方面也很出色。FPGA的销量一直超过芯片产业的其它领域,其中排名前两位供应商的毛利率接近70%。这给了他们信心,使他们能够投入巨资从事新的FPGA设计以及软件工具和制造工艺技术的开发。

但这些器件仍然是FPGA,它们需要额外的晶体管层来实现可编程性。在工艺技术发展的每个转折点,这些晶体管都造成越来越多的漏电流。尽管FPGA使用户避免了NRE费用和漫长的开发周期,但FPGA供应商发现在开始转向90nm设计规则时,他们不得不努力控制功耗。

Virtex 4的架构可以被看作是在提高性能的同时将功耗限制在可控制范围之内的一种尝试。赛灵思大量采用预硬化(preharden)的逻辑模块,从而使逻辑设计人员不必再使用高功耗的可编程架构,尤其是对于常规功能和已经被标准化的功能。例如,一个FIR滤波器原来需要1,461个逻辑单元来执行加法器功能,而现在可以被完全包含在DSP逻辑片中,从而降低了七倍的功耗。

FPGA使用预硬化IP模块已经有几年的历史。Virtex 4的独特之处在于,赛灵思按应用领域来划分客户,并依此设计FPGA器件,这些FPGA包含它认为最适合于某项工作的不同组合的IP核。

对用户而言,基于逻辑单元的数量和所需的存储器模块来选择FPGA已经不行。现在,如果他们想获得赛灵思所承诺的功耗和性能指标,关键是要选择正确的平台。

例如,以DSP为中心的设计可以采用一颗带有512个DSP逻辑片、最多包含55,296个逻辑单元的FPGA。另一方面,需要更多空白逻辑单元的设计师能够选择带有200,248个逻辑单元的另一个平台。第三种平台带有预装的PowerPC内核、以太网MAC器件和运行速度高达11.1 Gbps的串行收发器。

赛灵思表示将发布17款Virtex 4器件,分别适用于以下三种应用域之一,即逻辑、DSP和连接/嵌入式处理。该公司还声称,当某种业务达到足够的规模时,Virtex 4的基本架构使它可以很容易打造出更多的平台。

也有人质疑赛灵思的方法,这并不令人惊讶,怀疑者主要来自是竞争的芯片厂商。尽管如此,值得注意的是,Altera在决定反对该方法之前也曾考虑使用三栅极氧化层方法来构建其FPGA。该公司技术副总裁Francois Gregoire表示,这种方法最多可以降低20%的功耗,这是其唯一的好处。但Altera认为三栅极氧化层是一种非标准化的工艺技术,很少有芯片厂商使用,这增加了出错的风险。Altera的方法是在其90nm Stratix中引入一种新的查找表(LUT)结构,以减小功耗,同时采用低k介电材料来提升性能。

不过,赛灵思宣称使用其方法可减少40%的漏电流。该公司表示,它正在与其代工厂UMC密切合作以验证生产工艺。

这些措施是否足以使FPGA取代复杂的ASIC及其相应的掩膜可编程器件(结构化ASIC)仍存在争议。当然,ASIC供应商的感觉是FPGA是庞大的、昂贵的高功耗器件,而且许多芯片制造商也在寻找反对FPGA的理由。

“有证据表明,一些最新的90nm FPGA器件在无时钟时的静态功耗与一个有时钟的ASIC的动态功耗一样大,”LSI Logic 公司的技术行销副总裁Ronnie Vasishta表示。同时,另一家主要的ASIC供应商NEC也指出,和结构化ASIC相比,FPGA的布线方式导致更高的电容,从而使功耗增加5倍。

FPGA供应商有很好的理由相信风向是在他们这边,但他们也应该时常查看FPGA存在的问题。

作者:赵子龙