亚100纳米时代的芯片设计和验证要求在思想上有一个根本性的转变
作者:Richard Goering
亚100纳米工艺技术的应用潜力正变得越来越光彩夺目,因为这种技术可在单个芯片上集成数亿个晶体管。但是这些芯片可能永远不会出现,如果我们不具备能在一个合理的时间内设计和验证它们的技术。
至少现在我们还没有获得这种技术。我们需要的不仅仅是新的IC设计工具,而且需要一种完全不同的思维方式,它能在芯片设计和验证方面带来深刻的变革。
2001年国际半导体技术蓝图(ITRS)为IC器件的发展起草了一份雄心勃勃的发展规划,但是也提出警告:设计成本是对半导体技术可持续发展的最大威胁。ITRS同样也指出,“设计和生产力之间存在鸿沟”,即晶体管数目的增长显著快于设计能力的增长。
根据Gartner Dataquest首席EDA分析员Gary Smith的分析,这一鸿沟在2002年秋季给业界带来了巨大伤害,因为许多“大用户”发现他们甚至无法使用90纳米技术所允许的1亿个门中一半数量的门。Smith称,这一结果让人感到“惊慌失措”。
除了惊人的复杂性之外,亚100纳米IC还给物理设计和生产带来了挑战。根据许多观察家的分析,设计这种芯片时需要进行若干个模式变化,其中之一是从寄存器传输级(RTL)到电子系统级(ESL)设计的转变。
工程师们还需要其它模式的变化,以便能验证1亿门电路IC、为ASIC供应商“提交”硅虚拟原型、设计亚100纳米的生产和测试流程,以及从孤立点工具到正合型设计工具转变。
就我们目前所知,即使有了新的ASIC设计方法和能力,ASIC设计仍然需要大规模的变革。有些电子OEM将寻找捷径或者替换方案,比如使用可编程或者可重配的逻辑电路、使用基于平台的预定义架构IC或者是简单地在嵌入式软件中加入更多的功能。
Dataquest的Smith相信,大多数继续做ASIC的设计师会把65纳米的RTL级设计交给ASIC供应商,而今天他们通常先综合成一个门级网表,然后再提交给ASIC供应商。这是因为可制造性设计问题对大多数人而言都是一个非常严峻的挑战,除了那些ASIC供应商和经验最丰富的大用户。
从RTL到ESL的转变
在20世纪80年代后期,从门电路设计向RTL设计的转变成为半导体工业的一个转折点。从那之后,EDA供应商开始将芯片设计师引领到下一个更高的抽象层次,也就是现在说的ESL。在这一级,设计开始没有架构的概念,经过硬件/软件划分,并最终优化至RTL。
ESL并不是非常成功,但是许多分析人士认为ESL的时代已经到来了。“由于复杂性的问题,现在所有的大客户都要求使用ESL工具。”Smith称。ESL所能设计的是大的、可复用的IP模块,他补充道。
“在100纳米或者更低节点,RTL设计流程将不适用,这就迫使大家使用一种在更高抽象层次上基于设计入口的方法--新的ESL设计模式。”Forte Design Systems的主席兼CEO Jacob Jacobsson称。
Dataquest描述道,在ESL流中,设计师使用行为设计入口、模拟、ESL协同验证和“接口综合”以帮助进行硬件/软件划分。接下来是架构设计,它包括行为合成、低级协同验证,以及功耗和测试规划。最后的结果就是一个RTL设计。
许多人认为验证是ESL的驱动力。许多芯片设计师踏出RTL的第一步就是使用新兴的SystemVerilog语言,这种语言具有某些C语言的结构,某些芯片设计师还走的更远,他们使用了具有很快模拟速度的SystemC语言。
“验证任务涉及硬件和软件。我们不仅要验证软件和硬件是否能共同工作,还要在硬件和软件之间来回移动某些要素,就像在玩一个关于结构的假设分析游戏,”Mentor Graphics的CEO Wally Rhines指出,“这比业界已经做的要更高一级,并且它大大地改变了原来的设计模式。”
ESL并不是非常成功的技术,但是“大用户要求使用ESL工具”
由于验证已经占据了70%的IC设计周期,因此它是许多EDA供应商的重点关注领域。他们已经推出了众多系列的新工具和技术,包括形式等效检查、属性检查、基于声明的验证、基于仿真的形式验证技术、以及故障覆盖率分析和调试工具。不过,亚100纳米IC的验证不仅仅需要新的工具,还需要新的思维方式。
一个新的概念就是“可验证设计”,它要求设计工程师同时规划验证、综合和版图。这是一个非常关键的概念,Synopsys的CEO Aart de Geus强调,因为芯片已经变得如此复杂,不可能是由工程师完成设计,然后简单地交给验证小组进行验证就可以了事。
从动态到静态
“可验证设计”的一个方面,De Geus说,就是从动态技术,比如仿真,向具有更大处理能力的静态、形式方法转移。另一个方面是通过直接覆盖度算法(directed coverage algorithms)来进行自动随机测试。De Geus认为,SystemVerilog语言对于验证设计非常关键,因为一方面它保留了现有Verilog语言上的精髓,另一方面,它为捕捉意图(capturing intent)以及规定属性和声明添加了新的构造。
新兴公司Jasper Design Automation的首席方法学家Harry Foster呼吁采用“基于属性的设计”,在这种设计方法中,设计师将使用形式属性来确定设计意图。他认为许多工具--综合、测试基准生成、仿真以及形式验证--将忽略这些属性。
亚100纳米芯片设计的关键是出现新的“硅编译器”
除了验证设计之外,还有一项挑战就是RTL功能验证的自动化。Smith称,这将随着“智能测试平台”(intelligent test bench)的出现而出现,它将把设计划分成模块验证、分配工具,并在适当的模块上运行合适的工具。事实上,EDA供应商已经开始提供同时包括有动态和静态工具的统一验证环境,它可以应用于多重设计领域和抽象层次。
在RTL设计和验证完成之后,按照以前的惯例是进行逻辑或物理合成、生成一个门级网表或者一个布局。但是对于亚100纳米IC而言,下一步可能是生成一个硅虚拟原型。这是设计的一个RTL表达,它不仅提供了低层规划,而且还根据给定的工艺估计出了功耗、时序和面积。
硅虚拟原型
“硅虚拟原型可在芯片真正生产完成之前提供精确预测最终产品特性的规划能力。”Monterey Design Systems的市场副总经理Dave Reed称。
Dataquest的Smith认为,在65纳米上,ASIC设计师将划分为两个阵营。主流用户将建造硅虚拟原型并把RTL设计的工作交给ASIC供应商来实现。“设计师们已经预见到了65nm设计时代将会遇到的问题,因此不希望中间有任何的障碍。”Smith说。根据Smith的说法,只有大用户将继续进行综合、布局和布线。
Cadence执行部门总经理Lavi Lev认为,硅虚拟原型应该分为两部分。其一是物理原型,这是现在已经有的。另一个是快速综合,它需要和物理原型结合来获得精确的时序、面积和功耗估计。用它也可能获得纳米效应预览图,比如压降等等。他解释说。
“我认为原型应该是硅编译器方案的一部分。”Magma Design Automation的CEO Rajeev Madhavan称。硅编译的概念是上世纪80年代中期引入的,但是从没有被真正采用。Madhavan相信亚100纳米芯片设计的关键是新的“硅编译器”的出现,它将可以获取RTL描述并自动地生成用于制造光掩模的GDSII文件。
可制造性问题
那些涉及整个IC实现周期的“大用户”将面临一大堆有关亚100纳米设计的问题,包括硅晶片效应问题,如压降、串扰噪声、漏电流以及电感。功率管理是更需要严重关注的问题。但是,对于许多设计团队而言,最麻烦的问题还是可制造性。
设计师们已经开始使用解析度增强技术(RET),比如光学邻近校正(OPC)技术来挑选光掩模层,以确保光刻设备在130纳米和更低尺寸的芯片上刻印出正确的特性,在这种情况下,特性尺寸已经低于用来创建特性的光波波长。在100纳米以下,需要在更多的层上使用RET,Mentor的Rhines解释说。
在90和65纳米时,又会出现其它一些问题。随着特性尺寸的缩小,工艺过程的变数增大,这将成为影响成品率的一个因素。统计时序分析将在预计时序的同时预测成品率的分布状态,并迫使设计师去了解工艺效应。
铜互连和化学金属抛光(CMP)也会带来一大堆问题,Cadence的业务开发部副总经理Charlie Huang指出,铜线有不同的高度,因此可能会呈现料想不到的阻抗和电容。
按照Dataquest的Smith说法,这些生产问题导致的一个结果就是现在使用的“可测试设计”方法土崩瓦解。另一个结果是,传统的“贴住(stuck at)”缺陷的模式不再满足要求。设计师们必须考虑由电阻通道和金属桥缺陷所引起转换故障。对于速度,则需要延迟故障测试。Rhines表示,所有这些意味着更多的测试矢量。
集成流程
对于亚100纳米设计至关紧要的一个模式变化是从点工具到综合设计系统的转变。2001 ITRS报告中称需要进行从传统的“自顶而下”式设计向综合系统的转变。传统的自顶而下”式设计流由不连续的阶段组成,而在综合系统中的逻辑和物理工具可以共同运行。该报告称,我们所需要的是,一个具有标准工业数据接口的模块化开放式体系结构。
这也正是得到用户支持的OpenAccess联盟试图实现的。依靠行业标准的API和数据模型,基于Cadence开发的OpenAccess数据库,设计工具可以在共享内存中交换数据。这样将可通过信号完整性分析使工作流程联系更紧密,甚至可以使用来自不同供应商的工具。
但是目前还不清楚其它EDA供应商是否将接受它。例如Synopsys已经开放了它自己的Milkyway数据库。Magma和Monterey都基于他们自己的数据库实现了集成的RTL到GDSII设计流程。
OpenAccess所包含的最具积极的想法是,它可以扩展到生产领域。到目前为止,掩模工厂还没有关于设计意图的信息；他们仅仅接收几何数据。某些分析家称,提供更多的智能数据可以节省数十亿美元的掩模费用。很可能会出现一个用于设计和生产两者公用数据基础架构,它将是所有的亚100纳米模式中变化最大的一个。
统计工具平衡成品率和性能
学院的实验室里仍然在大量地使用统计时序分析技术,这项技术承诺将为半导体公司的特定设计项目带来时序、成品率、成本或者这三者结合的最佳组合设计。
统计时序分析是下一代时序技术,据称它比现在正在使用的静态时序分析(STA)工具更精确--能说明芯片工艺参数并给设计师提供芯片成品率和芯片性能对比预览图。
研究人员称STA工具采用的主要方法过于保守,且以较负面的和不精确的栅极和互联模型的最坏情况作为时序的依据。
随着工艺的几何尺寸不断缩小,过于保守的静态时序分析方法牺牲了性能,并有可能变得更加保守并牺牲更多性能。
研究人员同样认为,除了方法保守之外,静态工具还缺少足够的精确度--这将最终导致设计返工,并造成产品延误。
而统计时序工具则承诺,可以让半导体公司给它的客户说:“对于给定的性能,在这样的工艺下,我们可以提供这样的良品率以及这样的成本。”
因此,如果顾客需要更高的性能,那么统计时序工具就可以允许半导体公司去预测该客户将丢掉多少的成品率,并让客户提前知道他们要为性能的提高以及成品率的下降多支付多少费用。
相反地,半导体公司还可以使用该工具来为客户评估,如果降低性能,会给这些客户在提高成品率和降低成本上带来什么样的影响。
该项技术似乎对MPU供应商更具吸引力,但其实对ASIC设计公司也有极大的吸引力。通过统计时间测定工具,MPU制造商能够更好地预测每个达到最高性能要求晶圆的裸片数目,好可以预测晶圆上低性能晶圆裸片数目。
ASIC供应商能让顾客预先知道一个给定ASIC设计项目的性能和成品率的最佳平衡点,因此可以减少不符合速度要求的ASIC数量,这样可以为ASIC供应商和他的客户降低成本。
该技术同样可以用于可制造性设计。对统计工具进行学术研究的最终目的是将预测技术引进到设计工具领域中,即使是RT级的设计工具,也可以让设计师对他们的项目进行优化,以获得最佳的性能、成品率和成本平衡点。
但是要达到这个目的,就必须要求该工具与新工艺、新工艺的特性以及die-to-die的变化等情况相匹配。但是这些东西晶圆厂往往连库供应商都不愿意透露,更别说是透露给EDA公司了。
京公网安备 11011202001138号
