新设计流程可将90纳米芯片设计的功耗降低40%

协作开发是主流IC设计开发商实现低功耗设计的最佳方法。最近,四家供应商联合发布了一种新的设计流程,并声称它能使90纳米芯片设计节省40%的功耗。

Cadence、ARM、应用材料公司(Applied Materials Inc.)和台积电利用Cadence的设计工具和ARM单元库,已在ARM1136JF-S测试芯片上成功实现了功率节省。这四家公司早前联合成立了硅设计链产业协作组织(Silicon Design Chain Initiative),致力于开发低功耗设计流程。

为了降低功耗,Cadence和ARM开发出了一种新的方案,即将电平转换器插入到多电源电压(multiple-supply-voltage,MSV)设计中,这种方法还将Cadence的有效电流源模型(ECSM)格式拓展到多电压范围。据说,该举措降低了37.9%的动态功率和46.7%的泄漏功率,较先前采用相同工具完成相同设计,总功率节省高达40.3%。

硅设计链产业协作组织成员表示,其意义在于使低功耗90纳米设计不再是大用户的专利。“2005年,低功耗设计需要成为主流设计。”Cadence技术总监George Kuo指出。

图1:新设计流程能使90纳米
芯片设计功耗降低40%。

由Cadence和ARM携手完成的这项工作应该使所有的设计人员都受益,而不是局限于Cadence的客户,Kuo表示。不过,他又补充说,如果没有协作组织成员使用的全套Cadence工具流程,就不能保证获得相同的功率节省。这些工具包括RTL编译器综合、CeltIC信号完整性分析、VoltageStorm 电源分析以及Encounter IC版图设计。

Cadence已使MSV设计过程自动化,以便其它用户也可以使用,Kuo说。MSV设计的挑战之一是电压域间连接信号的电压转换。这是由电平转换器(实现电压转换的特定单元)以及提供绝缘的钳位单元(clamp cell)来完成的。

ARM1136内核具有3,400个信号,电压范围从0.8伏到1伏。手工插入3,400个电平转换器是一个冗长乏味的过程。现在Cadence和ARM使这个工作自动完成,将电平转换器连接到电源轨(power rail)上,并针对面积和时序进行布局优化。

这就要求Cadence的IC实现工具和ARM的IP库要有所变化,硅设计链产业协作组织筹划指导委员会主席兼Cadence行业联盟市场总监Susan Runowicz-Smith指出。

她表示,第二个重要贡献是设计出一个单独的ECSM库,可用于多个电压范围的延迟预测。平均而言,ECSM模型获得的延迟预测结果在Spice的0.5%以内,

ARM公司产品技术副总裁Dhurmil Gandhi证实,ARM和Cadence联手创建了能与Cadence的布局布线工具协同工作的电平转换器单元,以及可以在不同Vdd电位点进行时序分析的ESCM模型。他提到,在低功耗设计方面,ARM还在同Synopsys及Magma公司进行合作。

作者:葛立伟