ARM与Cadence共推信号完整性参考方法,打造芯片设计链

Cadence Design Systems公司与ARM公司日前宣布,推出基于Cadence Encounter数字IC设计平台的ARM-Cadence Reference Methodology。ARM-Cadence Reference Methodology包含对信号完整性流程的支持,其融合了CeltIC串扰分析与修正以及VoltageStorm电源网络分析功能等Encounter平台的核心技术。

双方表示,ARM-Cadence Reference Methodology是一种简缩参考流程,它为ARM 伙伴提供可预测的RTL-to-GDSII实现,同时可以实现可预测的性能、功耗和面积结果。这种方法还为SoC集成提供准确的抽象模型。新的ARM-Cadence Reference Methodology采用了所有Cadence Encounter平台技术,包括最新收购的Verplex Conformal逻辑等效检验器。

“该Reference Methodology对ARM和Cadence客户来说代表了方法能力重要的一步发展,”ARM的EDA关系主管Noel Hurley指出:“这种联合开发的新参考方法使双方的客户能够灵活使用ARM软IP,同时还可以降低潜在的信号完整性错误,从而确保可预测的性能并加快芯片的整体开发时间。”

ARM-Cadence Reference Methodology所支持的Cadence Encounter平台技术包括SoC Encounter RTL-to-GDSII系统(其包括BuildGates Synthesis、Cadence Physically Knowledgeable Synthesis、NanoRoute Ultra Nanometer Router和CeltIC Crosstalk Analyzer)、Fire&Icea QXC, Assura DRC、VoltageStorm Power Grid Verification、以及Verplex Conformal Logic Equivalence Checker。

据悉,ARM-Cadence Reference Methodology得益于Cadence接近40个ARM Powered设计的Tape-out的经验。Cadence是ARM技术利用项目—ATAP的成员。2003年3月,两公司宣布达成了为期5年的协议,旨在实现芯片设计链优化。此协议的基础是两公司已经在验证、验证加速/仿真以及信号完整性等方面展开的合作。

ARM表示,将于2003年第四季度供应ARM-Cadence Reference Methodology,其最初支持ARM946ES核。未来ARM-Cadence Reference Methodology将提供对所有其他ARM软核的支持。