0-In Design Automation最近宣布针对其基于声明的验证工具(ABV)套件推出增强型声明编译器。该编译器能以多种格式读取声明,并输出可综合的Verilog。
0-In的声明编译器能从该公司的CheckerWare库、IEEE 1364 Verilog和开放验证库(OVL)读取声明。该公司称,在接下来的几个月里,它将增添对Accellera特性规范语言(PSL)及SystemVerilog 3.1的支持。由此生成的Verilog声明能被任一款兼容Verilog的工具读取,包括仿真器、形式验证、模拟器或FPGA原型系统。
然而,该编译器不是一款单独的工具,而是随0-In的ABV套件中任何一款工具一起供应,比如在仿真中管理声明并提供管理工具的0-In的Check工具。0-In公司首席架构师Richard Ho表示,“在大型系统级芯片及ASIC设计中,我们发现设计师采用IP供应商的第三方模块,而这些模块内包含不同的声明格式。在验证中需要采用所有这些声明。”
输出不限于0-In工具,他说道。在该公司发布的新闻中,第三方供应商包含Cadence Design Systems、Novas Software 及Verisity公司。
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