四公司共建设计链,欲降低90纳米设计功耗

应用材料(Applied Materials)、ARM、Cadence和台积电(TSMC)等公司日前表示,正通过“硅设计链行动(Silicon Design Chain Initiative)”,合作开发与验证低功耗设计技术。据称经测试后,此技术在90纳米设计上可节省多达40%的功耗。

这种低功耗设计采用ARM1136JF-S测试芯片、ARM Artisan标准组件数据库及内存、Cadence Encounter设计平台以及台积电Reference Flow 5.0。Silicon Design Chain Initiative结合了四家公司的硅验证IP、设计工具及参考流程,主要目的是为客户提供从设计到产能的验证路径,协助开发先进芯片。

虽然移动装置产品的SoC设计在半导体市场占最大的需求,但设计依旧在复杂度以及功耗之间难以取得平衡。在应用先进工艺技术(如0.13微米工艺以及以下的技术)时必须考虑到在合理成本下芯片的种种复杂功能需求。因此芯片开发厂商无论在延长电池寿命或散热的议题上,都必须取得电源和效能之间的平衡。

对主流设计厂商来说,有效的低功耗设计策略方法并不多,因为必须横跨半导体设计供应链,寻求IP供货商、EDA供货商、设备供货商以及晶圆代工厂之间的合作,因而造成极大的开发支出。而Silicon Design Chain Initiative则可提供经过验证的设计流程,解决产业大部分挑战性的纳米设计难题。

Cadence表示,当前的纳米电子挑战不是任何单一公司可以独立面对的,唯有跨设计供应链整合资源和不同领域专家的技术,才能让客户成功地开发纳米尺寸产品。目前Silicon Design Chain Initiative已经采用对RTL流程影响最小的整合电源管理方法,开发出可最佳化SoC电源和效能。

这个简化的方法结合了如Cadence Encounter数字IC设计平台、Encounter RTL Compiler合成技术、Encounter CeltIC NDC(纳米延迟计算器)信号完整性分析及VoltageStorm电源分析,以及透过lib_ecsm library views、以Cadence的Effective Current Source Model (ECSM)格式支持的ARM Artisan标准组件数据库及内存。