Hier推出硅虚拟原型工具PlanAhead

FPGA工具新兴企业Hier Design公司最近推出一款硅虚拟原型(SVP)工具PlanAhead。该公司宣称,此工具可以将先进的ASIC技术应用于高端现场可编程门阵列(FPGA)的设计。

PlanAhead是Hier公司推出的首款产品,是一种以前仅提供给ASIC设计师的SVP类工具,该公司主席兼首席执行官Jackson Kreiter表示。随着器件速度和复杂度的提高,现在的FPGA门数已达数百万门,因此FPGA设计师迫切需要SVP工具,Kreiter表示,Monterey设计系统公司Sonar ASIC底层规划工具的一些开发人员在2001年组建了这家位于美国加州Santa Clara的Hier公司。

“我们想通过PlanAhead将ASIC设计技术带给高端FPGA设计师,”Kreiter说道,“就象ASIC领域的用户那样,FPGA用户也能够在布局布线前就理解设计的性能。”该工具可以减少FPGA设计师从综合到布局/布线的反复次数,从而有效地缩短设计周期,Kreiter表示。即将推出的PlanAhead的使用对象仅限于想转向FPGA设计的ASIC设计师和门数超过一百万门的FPGA设计师,他指出。但如果FPGA门数持续快速上升的话,Hier产品将会占据主流市场,Kreiter认为。

就像ASIC SVP工具所能做到的那样,PlanAhead底层规划工具能够让设计师充分了解布局和布线过程。设计师可以把FPGA综合工具产生的EDIF网表以及新思设计约束或赛灵思时序约束输入到PlanAhead。该工具根据需要会将设计项目自动或手工划分成各种层次化模块,并寻找适合FPGA设计的最优化底层规划。最后PlanAhead输出针对FPGA供应商的布局布线环境作过优化的EDIF网表。

PlanAhead可以显示器件资源、连接性和逻辑及物理分层,能让设计师观察到问题区域。Kreiter还指出,用户可以创建并管理独立于逻辑分层的物理分层,并能同时规划和分析多个物理实现来发现最佳的布局。

PlanAhead还可提供手工或自动的物理模块尺寸定义及布局,并具有时钟I/O和时钟区域规划功能。设计小组组长可以利用该工具将一个设计分成多个模块,并将模块分配给小组中的多位设计成员,然后在PlanAhead环境中重新组装,kreiter指出。用户可以在所有模块组装前就对设计中未结束的模块进行布局,从而尽早进入版图阶段。

PlanAhead设计分析功能可以满足时序、连接、使用、I/O、时钟区域和进位链要求。以后还会增加电源分析和其它分析功能,该公司透露。

Kreiter表示,在最近的一个设计项目中,一位PlanAhead的Beta用户成功地缩小了某个设计(达101%的利用率,因此需要第2块FPGA)中不重要的模块规模,使整个设计只用了一个器件(96%利用率),同时还能满足性能指标。

“要知道,即使用最好的FPGA物理综合工具也是很难实现上述目标的,”他指出,“那些工具需要尽量展开设计,然后在整个展开的设计上执行物理综合。一个百万门的FPGA设计可能要花上数天的时间才能完成。而PlanAhead流程允许用户查明那些问题区域并作出优化,因此可以缩短整个设计时间。”

PlanAhead目前还不支持背注功能,Kreiter透露。例如,该工具能够产生报告指出设计的问题区域,但不能向后追踪到RTL以查明产生问题的代码。不过,Hier公司将在新的版本中增加这一功能,Kreiter说。Hier公司还计划增加一些物理综合功能,或与某个已有的物理综合工具建立链接,从而使设计师能够再次综合设计中的问题区域。

例如,Synplicity公司的Amplify FPGA物理综合工具能够执行局部综合,因此可以节省设计师重新综合整个设计的时间。PlanAhead一年的签约许可费为25,000美元。

作者:葛立伟