NEC的研究人员声称研制成功软硬件协同验证(HW/SW co-verification )的新方法,日前在设计自动化大会上(Design Automation Conference, DAC)公布了这种组合仿真和模拟系统的细节。该方法集成了一个C++仿真器和一个低成本的FPGA模拟器,采用共享寄存器通信。
“这种组合系统并不是新鲜事物。但我们的系统的强项在于,仿真器和模拟器之间程序执行的每一个步骤都完全同步。”NEC媒体和信息研究实验室多媒体结构技术部首席研究员Yuichi Nakamura表示。
“验证系统与实际器件的行为一致非常重要,”Nakamura说道。他指出RTL仿真器昂贵但是速度慢,而商用基于FPGA的模拟系统也耗费数百万美元。
据NEC称,如果一个程序在实际器件上以100MHz时钟在一秒内运行,同样的程序在FPGA模拟器上以1MHz运行需要2分钟,而在RTL仿真器上以10kHz运行需要大约100天。C/C++仿真器速度介于RTL仿真器和FPGA模拟器之间,但在精确度上稍逊一筹。
NEC的工程师将工作于大约100kHz的基于PC的C/C++ 仿真器与小规模FPGA模拟器相组合,成本为数万美元。据称,这种集成系统精确度与RTL仿真器相仿,但速度快约1000倍。
NEC电子计划今年秋季内部推出大约50套这种验证系统。NEC也打算提供给自己开发嵌入式软件的客户。Nakamura解释说:“我们的支持资源有限,因此系统暂且只供应我们的客户。”
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